一种低写功耗的两端口静态随机存储器制造技术

本发明专利技术提供一种低写功耗的两端口静态随机存储器，写预判比较器将前一周期写数据与当前写数据进行比较，如果不同，则将写位线均衡信号置为有效，否则无效；当出现连续的写“0”或写“1”操作时，由于位线上保持的数据与需要写入的数据相同，写预判比较器将写位线均衡信号置为无效，因此位线不发生反转；当连续两次写的数据不同时，写预判比较器置写位线均衡信号有效，写位线和写位线反上的电荷重新分配，写位线和写位线反被均衡至中间电平，然后写位线均衡信号无效，写使能有效，写驱动器将位线和位线反驱动至新的电平。本发明专利技术与传统的基于写位线均衡技术的两端口静态随机存储器相比，在写数据翻转率为50%时，写位线翻转功耗降低50%。

【技术实现步骤摘要】
一种低写功耗的两端口静态随机存储器
本专利技术涉及静态随机存储器领域，特别涉及一种低写功耗的两端口静态随机存储器。
技术介绍
根据国际半导体技术蓝图(ITRS)预测，静态随机存储器的面积将越来越大，到2015年，将占到整个片上系统(SOC)面积的94％以上。因此，静态随机存储器的功耗，将直接影响到整个SOC的功耗。请参阅图1所示，图1为采用写位线均衡技术的两端口静态随机存储器数据通路。该典型数据通路包括位线预充电与均衡电路，存储单元，和写驱动器。预充电与均衡电路由PMOS晶体管105构成。存储单元由一对交叉耦合的反相器101、104以及NMOS传输管102,103构成。写驱动器由反相器110和三态反相器108、109组成。在两端口静态随机存储器的写操作时，写位线均衡信号(EQ_N)118有效，写位线均衡器PMOS晶体管105打开，对写位线(WBL)112和写位线反(WBLB)113进行均衡，存储在写位线电容(CWBL)106和写位线反电容(CWBLB)107进行重新分配，从而将写位线(WBL)112和写位线反(WBLB)113均衡至中间电平。当均衡操作完成时，写位线均衡信号(EQ_N)118无效，写使能信号(WE)119有效，由反相器110和三态反相器108、109组成的静态写驱动器根据写数据(D)120，将对写位线(WBL)112和写位线反(WBLB)113驱动至电源VDD或地VSS。此后，写字线(WWL)111有效，根据写位线(WBL)112和写位线反(WBLB)113上的电平，对由一对交叉耦合的反相器101、104以及NMOS传输管102,103构成存储单元进行写操作。由于每一次写操作都要先将写位线(WBL)112和写位线反(WBLB)113均衡，然后由反相器110和三态反相器108、109组成的静态写驱动器根据写数据(D)120，将对写位线(WBL)112和写位线反(WBLB)113驱动至相应的电平，假设写位线上的负载电容为CBL，每一次写操作时位线上的平均翻转能量为0.5CBLVDD2，且与写数据翻转的概率无关。在写数据出现连续的“0”或“1”时，写位线(WBL)112和写位线反(WBLB)113上保持的值与将要写入数据(D)121和写数据反(DB)120相同时，静态驱动器驱动写位线的操作消耗无谓的功耗。因此，设计某种写预判电路，降低在此种情况下写位线的翻转功耗是很有意义的。
技术实现思路
本专利技术的目的在于提出一种低写功耗的两端口静态随机存储器，该电路在写操作时，将上一周期的写数据和当前周期写数据进行比较来决定是否进行写位线的均衡操作。为了实现上述目的，本专利技术采用如下技术方案：一种低写功耗的两端口静态随机存储器，包括译码器、存储阵列、控制电路与预译码器、写位线均衡器、静态写驱动器和写预判比较器；译码器通过多条字线连接存储阵列，译码器还通过多条预译码器输出连接控制电路与预译码器；存储阵列通过多条写位线连接写位线均衡器、静态写驱动器和写预判比较器；控制电路与预译码器通过本地时钟和写使能连接写位线均衡器、静态写驱动器和写预判比较器。本专利技术进一步的改进在于：当写使能有效时，静态写驱动器的输出直接驱动位线；写位线均衡器在写位线均衡信号有效时对写位线与写位线反进行电压均衡，使它们达到相同的中间电平；写预判比较器将前一周期写数据与当前写数据进行比较，如果不同，则将写位线均衡信号置为有效，否则无效；当出现连续的写“0”或写“1”操作时，位线上保持的数据与需要写入的数据相同，写预判比较器将写位线均衡信号置为无效，位线不发生翻转；当连续两次写的数据不同时，写预判比较器置写位线均衡信号有效，写位线和写位线反上的电荷重新分配，写位线和写位线反被均衡至中间电平，然后写位线均衡信号无效，写使能有效，静态写驱动器将位线和位线反驱动至新的电平。本专利技术进一步的改进在于：在外部时钟的上升沿，控制电路与译码器产生本地时钟和写使能；在本地时钟的上升沿，写位线均衡器、静态写驱动器和写预判比较器工作，当出现连续的写“0”或写“1”操作时，写位线上保持的数据与需要写入的数据相同，写位线均衡器、静态写驱动器和写预判比较器将写数据接到写位线上；当连续两次写的数据不同时，写位线上保持的数据与需要写入的数据不相同，写位线均衡器、静态写驱动器和写预判比较器对写位线先进行均衡，然后将写数据连接到写位线上；根据译码器的写字线译码结果，位线上数据被写入存储阵列中相应的存储单元。本专利技术进一步的改进在于：在写操作时，如果写入数据与位线上保持的值相等，位线不发生翻转；如果写入数据与位线上保持的值相反，位线发生翻转。本专利技术进一步的改进在于：写位线均衡器、静态写驱动器和写预判比较器包括反相器链和与非门组成的脉冲产生电路、或门、第一锁存器、异或门、D触发器、第二锁存器、反相器、第一三态反相器、第二三态反相器、写位线电容、写位线反电容和PMOS晶体管；本地时钟连接与非门的第二输入端和反相器链的输入端，写使能连接与非门的第一输入端，反相器链的输出端连接与非门的第三输入端；与非门的输出端连接或门的第一输入端；时钟连接第一锁存器的使能端EN、D触发器的时钟端CK和第二锁存器的使能端EN；写入数据连接第二锁存器的数据输入端D；第二锁存器的数据输出端Q连接异或门的第二输入端、D触发器的数据输入端D、反相器的输入端和第二三态反相器的输入端；D触发器的输出端Q连接异或门的第一输入端，异或门的输出端连接第一锁存器的数据输入端D；第一锁存器的输出端Q连接或门的第二输入端，或门的输出端连接PMOS晶体管的栅极；反相器的输出端连接第一三态反相器的输入端，第一三态反相器的输出端连接写位线电容一端和PMOS晶体管的漏极，写位线电容的另一端接VSS；第二三态反相器的输出端连接写位线反电容一端和PMOS晶体管的源极；写位线反电容的另一端接VSS。本专利技术进一步的改进在于：当或门输出的写位线均衡信号为低电平时，写位线均衡器由PMOS晶体管打开，存储在写位线电容和写位线反电容电荷重新分配，使写位线和写位线反达到一个相同的中间电平；当写位线均衡信号为高电平时，写位线均衡器由PMOS晶体管关断。本专利技术进一步的改进在于：数据由数据锁存器在时钟的高电平锁存，产生稳定的写数据；写数据经过反向器反相后得到写数据反；写数据和写数据反分别经过第二三态反相器和第一三态反相器连接到写位线反和写位线；当写位线均衡信号为高电平时，写数据和写数据反分别经过第二三态反相器和第一三态反相器驱动写位线反和写位线；当写位线均衡信号为高电平时，第二三态反相器和第一三态反相器为高阻态。本专利技术进一步的改进在于：在时钟为高电平时，锁存器将上一周期写数据和当前周期写数据异或的结果锁存至比较结果；在时钟的上升沿，D触发器将本周期写数据锁存在上一周期写数据上；在本地时钟的上升沿，由反相器链和与非门构成的脉冲产生电路产生负脉冲信号；负脉冲信号的脉冲宽度由反相器链的延时决定；负脉冲信号和比较结果相或得到写位线均衡信号。一种低写功耗的两端口静态随机存储器，所述两端口静态随机存储器在写操作时，写预判电路将前一周期写数据与当前写数据进行比较，如果不同，则将写位线均衡信号置为有效，对写位线和写位线反进行均衡；如果相同，本文档来自技高网...

【技术保护点】
一种低写功耗的两端口静态随机存储器，其特征在于，包括译码器、存储阵列、控制电路与预译码器、位线均衡器、静态写驱动器和写预判比较器；译码器通过多条字线（WL）连接存储阵列，译码器还通过多条预译码器输出（PRE_DEC）连接控制电路与预译码器；存储阵列通过多条写位线（WBL）连接位线均衡器、静态写驱动器和写预判比较器；控制电路与预译码器通过本地时钟（LCLK）和写使能（WEN_INT）连接位线均衡器、静态写驱动器和写预判比较器。

【技术特征摘要】
1.一种低写功耗的两端口静态随机存储器，其特征在于，包括译码器、存储阵列、控制电路与预译码器、写位线均衡器、静态写驱动器和写预判比较器；译码器通过多条字线(WL)连接存储阵列，译码器还通过多条预译码器输出(PRE_DEC)连接控制电路与预译码器；存储阵列通过多条写位线(WBL)连接写位线均衡器、静态写驱动器和写预判比较器；控制电路与预译码器通过本地时钟(LCLK)和写使能(WEN_INT)连接写位线均衡器、静态写驱动器和写预判比较器。2.根据权利要求1所述的一种低写功耗的两端口静态随机存储器，其特征在于，当写使能(WEN_INT)有效时，静态写驱动器的输出直接驱动位线；写位线均衡器在写位线均衡信号有效时对写位线与写位线反进行电压均衡，使它们达到相同的中间电平；写预判比较器将前一周期写数据与当前写数据进行比较，如果不同，则将写位线均衡信号置为有效，否则无效；当出现连续的写“0”或写“1”操作时，位线上保持的数据与需要写入的数据相同，写预判比较器将写位线均衡信号置为无效，位线不发生翻转；当连续两次写的数据不同时，写预判比较器置写位线均衡信号有效，写位线和写位线反上的电荷重新分配，写位线和写位线反被均衡至中间电平，然后写位线均衡信号无效，写使能有效，静态写驱动器将位线和位线反驱动至新的电平。3.根据权利要求1所述的一种低写功耗的两端口静态随机存储器，其特征在于，在外部时钟(CLK)的上升沿，控制电路与译码器产生本地时钟(LCLK)和写使能(WE_INT)；在本地时钟(LCLK)的上升沿，写位线均衡器、静态写驱动器和写预判比较器工作，当出现连续的写“0”或写“1”操作时，写位线(WBL)上保持的数据与需要写入的数据(D)相同，写位线均衡器、静态写驱动器和写预判比较器将写数据(D)连接到写位线(WBL)上；当连续两次写的数据不同时，写位线(WBL)上保持的数据与需要写入的数据(D)不相同，写位线均衡器、静态写驱动器和写预判比较器对写位线(WBL)先进行均衡，然后将写数据(D)连接到写位线(WBL)上；根据译码器的写字线(WL)译码结果，位线(WBL)上数据被写入存储阵列中相应的存储单元。4.根据权利要求3所述的一种低写功耗的两端口静态随机存储器，其特征在于，在写操作时，如果写入数据(D)与位线(WBL)上保持的值相等，位线(WBL)不发生翻转；如果写入数据(D)与位线(WBL)上保持的值相反，位线(WBL)发生翻转。5.根据权利要求1所述的一种低写功耗的两端口静态随机存储器，其特征在于，写位线均衡器、静态写驱动器和写预判比较器包括反相器链和与非门(304)组成的脉冲产生电路、或门(305)、第一锁存器(306)、异或门(307)、D触发器(308)、第二锁存器(309)、反相器(310)、第一三态反相器(311)、第二三态反相器(312)、写位线电容(CWBL)、写位线反电容(CWBLB)和PMOS晶体管(315)；本地时钟(LCLK)连接与非门(304)的第二输入端和反相器链的输入端，写使能(WEN_INT)连接与非门(304)的第一输入端，反相器链的输出端连接与非门(304)的第三输入端；与非门(304)的输出端连接或门(305)的第一输入端；时钟(CLK)连接第一锁存器(306)的使能端EN、D...

【专利技术属性】
技术研发人员：熊保玉，拜福君，
申请(专利权)人：西安华芯半导体有限公司，
类型：发明
国别省市：陕西;61