半导体存储器件可以通过对内部产生的控制信号的相位与内部产生的时钟信号的相位进行比较的测试来有效地评估。具体地，如果经由所述测试内部数据选通信号IDQS的相位与内部时钟信号ICLK的相位同步，则数据选通信号DQS也可以与外部时钟信号CLK同步。因此，所述测试可以防止例如AC参数tDQSCK的某些重要参数在PVT（工艺、电压和温度变化）上超出可允许的范围。所述测试有助于保证半导体存储器件在读取模式下正确地操作。
【技术实现步骤摘要】
【专利摘要】半导体存储器件可以通过对内部产生的控制信号的相位与内部产生的时钟信号的相位进行比较的测试来有效地评估。具体地，如果经由所述测试内部数据选通信号IDQS的相位与内部时钟信号ICLK的相位同步，则数据选通信号DQS也可以与外部时钟信号CLK同步。因此，所述测试可以防止例如AC参数tDQSCK的某些重要参数在PVT（工艺、电压和温度变化）上超出可允许的范围。所述测试有助于保证半导体存储器件在读取模式下正确地操作。【专利说明】相关申请的交叉引用本专利技术要求2012年12月20日向韩国知识产权局提交的韩国专利申请N0.10-2012-0150089的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及半导体技术，更具体而言，涉及。
技术介绍
一般而言，诸如双数据速率同步动态随机存取存储器(DDR SDRAM)的半导体存储器件是通过用于保证数据传输中的可允许余量的各种交流(AC)参数规范来表征的。半导体存储器件的AC参数可以包括1八(:”、10050(”和“tDQSS”。AC参数“tAC”具有时钟信号与数据信号之间的关系，AC参数“tDQSCK”具有时钟信号与数据选通信号之间的关系，AC参数“ tDQSS ”具有数据信号与数据选通信号之间的关系。更具体而言，AC参数“tDQSCK”可以与外部时钟信号和数据选通信号之间的歪斜(skew)有关。如果AC参数“ tDQSCK”超出可允许的范围，则半导体存储器件可能在读取操作期间出现故障。因此，在制造和/或封装半导体存储器件之后，可能要对半导体存储器件评估或测试以测量AC参数。【
技术实现思路
】根据一个实施例，一种半导体存储器件包括延迟控制器和时钟延迟单元。延迟控制器响应于第一测试模式信号至第三测试模式信号和读取命令信号来比较内部数据选通信号的相位与内部时钟信号的相位，由此产生延迟控制信号。时钟延迟单元将内部时钟信号延迟根据延迟控制信号来控制的第一延迟时间，由此产生用于产生数据选通信号的延迟时钟信号。根据一个实施例，一种半导体系统包括半导体存储器件和测试电路。半导体存储器件将内部数据选通信号的相位与内部时钟信号的相位进行比较，以产生输出至焊盘的标志信号。另外，半导体存储器件响应于计数信号而对熔丝编程，并且利用被编程的熔丝来产生熔丝信号。此外，半导体存储器件将内部时钟信号延迟根据从计数信号或熔丝信号产生的延迟控制信号来控制的第一延迟时间，由此产生用于产生数据选通信号的延迟时钟信号。测试电路接收标志信号以产生计数信号。根据一个实施例，一种测试半导体存储器件的方法包括:响应于第一测试模式信号至第三测试模式信号和读取命令信号来比较内部数据选通信号的相位与内部时钟信号的相位以产生延迟控制信号；以及将内部时钟信号延迟根据延迟控制信号来控制的第一延迟时间，以产生用于产生数据选通信号的延迟时钟信号。【专利附图】【附图说明】通过结合附图参考以下的详细描述，上述和其它特征及优点将会变得明显，在附图中:图1是说明根据一些实施例的半导体存储器件的配置的框图；图2是说明图1的半导体存储器件中所包括的延迟控制器的配置的框图；以及图3是说明根据一些实施例的半导体系统的配置的框图。【具体实施方式】下文将参照附图描述根据本专利技术的示例性实施例。本领域技术人员将会理解，在不脱离所附权利要求所限定的本专利技术的精神和范围的情况下，可以进行各种修改、增加和替换。如图1所示，半导体存储器件可以配置成包括内部时钟发生器11、时钟延迟单元12、数据选通信号(DQS)发生器13、复制延迟单元14以及延迟控制器15。内部时钟发生器11可以接收外部时钟信号CLK以产生内部时钟信号ICLK。具体地，内部时钟发生器11可以在读取操作期间将外部时钟信号CLK缓冲，以及可以反映诸如读取潜伏时间和突发长度这样的信息以产生内部时钟信号ICLK。时钟延迟单元12可以配置成将内部时钟信号ICLK延迟并且产生延迟时钟信号ICLKD。时钟延迟单元12的延迟时间可以根据延迟控制信号DCTR〈1:N>来控制。例如，每当延迟控制信号DCTR〈1:N>向上计数一个比特时，时钟延迟单元12的延迟时间可以增加单位延迟时间。数据选通信号(DQS)发生器13可以配置成响应于延迟时钟信号ICLKD而产生用于数据选通的数据选通信号DQS。DQS发生器13可以利用与时钟信号同步地产生数据选通信号的一般电路来配置。复制延迟单元14可以配置成将数据选通信号DQS延迟并且产生内部数据选通信号IDQS。复制延迟单元14的延迟时间可以设置为等于时钟延迟单元12的延迟时间。延迟控制器15可以配置成:响应于第一至第三测试模式信号TM〈1: 3>和读取命令信号RD_CMD来比较内部数据选通信号IDQS与内部时钟信号ICLK，并且产生延迟控制信号DCTR〈1:N>。在延迟控制器15接收读取命令信号RD_CMD之后，每当内部数据选通信号IDQS的相位与内部时钟信号ICLK的相位不同时，延迟控制信号DCTR〈1: N〉可以向上计数一个比特。第一至第三测试模式信号TM〈1:3>可以在与半导体存储器件分开的外部测试电路中产生，或者可以在半导体存储器件的内部产生。第一测试模式信号TM〈1>可以设置为具有如下的使能时段，即在所述使能时段中与内部数据选通信号IDQS的上升沿同步的内部时钟信号ICLK的电平能够改变。第二测试模式信号TM〈2>可以设置为具有在第一测试模式信号TM〈1>的使能时段终止之后被使能的时段，第三测试模式信号TM〈3>可以设置为具有在第二测试模式信号TM〈2>的使能时段终止之后被使能的时段。如图2所示，延迟控制器15可以配置成包括标志信号发生器151、计数器152、熔丝单元153以及选择输出单元154。标志信号发生器151可以配置成:当标志信号发生器151接收读取命令信号RD_CMD并且第一测试模式信号TM〈1>被使能时，产生在与内部数据选通信号IDQS的上升沿同步的内部时钟信号ICLK的电平改变之前被使能为逻辑“低”电平的标志信号FLAGB。如果与内部数据选通信号IDQS的上升沿同步的内部时钟信号ICLK的电平改变，则标志信号FLAGB可以被禁止为具有逻辑“高”电平。计数器152可以在第一测试模式信号TM〈1>被使能且读取命令信号RD_CMD输入至计数器152时接收被使能为逻辑“低”电平的标志信号FLAGB，以一个比特接着一个比特地顺序地增加计数信号CNT〈1:N>的数字数。如果标志信号FLAGB被禁止为逻辑“高”电平，则计数器152可以终止对计数信号CNT〈1:N>的数字数计数的操作。熔丝单元153可以包括N个熔丝(未示出)，所述N个熔丝在第二测试模式信号TM〈2>被使能时根据计数信号CNT〈1:N>而被编程。所述N个熔丝可以对应于计数信号CNT< 1: N〉中的相应计数信号，并且所述N个熔丝中的每个都可以根据计数信号CNT〈 1: N〉的相对应的信号而被切断或不切断。熔丝单元153可以利用N个被编程的熔丝来产生熔丝信号F〈1:N>并且可以输出熔丝信号F〈1:N>。当第二测试模式信号TM〈2>被使能时，熔丝信号F〈l:N本文档来自技高网...
【技术保护点】
一种半导体存储器件，包括：延迟控制器，所述延迟控制器配置成：响应于第一测试模式信号至第三测试模式信号和读取命令信号来比较内部数据选通信号的相位与内部时钟信号的相位，以产生延迟控制信号；以及时钟延迟单元，所述时钟延迟单元配置成：根据所述延迟控制信号将所述内部时钟信号延迟第一延迟时间，以及产生用于产生数据选通信号的延迟时钟信号。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：秋新镐，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR
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