具有延迟跟踪以获得经改进时序容限的存储器装置制造方法及图纸

本发明专利技术涉及具有延迟跟踪以获得经改进时序容限的存储器装置。本发明专利技术描述一种可提供用于读取及写入操作的良好时序容限的存储器装置。在一种设计中，所述存储器装置包括存储器阵列、时序控制电路及地址解码器。所述存储器阵列包括用于存储数据的存储器单元及用以模仿所述存储器单元的虚拟单元。所述时序控制电路产生至少一个控制信号，所述至少一个控制信号用于将数据写入到所述存储器单元且具有基于所述虚拟单元而确定的时序。所述时序控制电路可用具有可配置驱动强度的驱动器及可编程延迟单元在内部时钟信号上产生脉冲。脉冲持续时间可经设定以获得所要的写入时序容限。所述地址解码器基于所述内部时钟信号而激活用于若干行存储器单元的若干字线历时足够长的持续时间，以确保可靠地将数据写入到所述存储器单元。

【技术实现步骤摘要】
本案是一件分案申请。本案的母案是国际申请号为PCT／US2008／065450、申请日为2008年5月31日、PCT申请进入中国国家阶段后申请号为200880017864.7、专利技术名称为“具有延迟跟踪以获得经改进时序容限的存储器装置”的专利技术专利申请案。
本专利技术大体上涉及电子学，且更具体地说，涉及存储器装置。
技术介绍
存储器装置通常用于例如计算机、无线通信装置、个人数字助理(PDA)等许多电子装置中。存储器装置通常包括许多行及列的存储器单元。每一存储器单元可存储通常为二进制“0”或“1”的数据值。为了读取给定行及给定列中的给定存储器单元，激活用于所述行的字线，且存储器单元依据存储于存储器单元中的数据值而使用于所述列的位线充电或放电。读出放大器接着检测位线上的电压，且基于经检测的电压提供逻辑值。为了对给定行及给定列中的给定存储器单元进行写入，激活用于所述行的字线。数据输入驱动器接着依据待写入到存储器单元的数据值而将用于所述列的位线驱动到低或高。用位线上的值盖写当前存储于存储器单元中的数据值。对于读取操作，应尽可能早地且在最小量的时间内接通读出放大器以便实现高操作速度及低功率消耗。可在已使位线充分充电或放电之后激活读出放大器，使得能可靠地检测存储于存储器单元中的数据值。此充电／放电时间取决于存储器单元中的晶体管的特性及寄生效应，所述两者可由于集成电路(IC)工艺、电源电压及温度的变化而广泛地改变。对于写入操作，数据输入驱动器应接通持续与将数据值写入到存储器单元中所需要的一样长的时间。对存储器单元进行写入所需的时间量取决于晶体管特性及寄生效应。随着IC制造技术改进且晶体管尺寸收缩，工艺变化通常也更剧烈。分配用于读取操作的时间量可基于最坏情况工艺变化来选择，以便确保位线在感测之前得到充分充电或放电。分配用于写入操作的时间量也可基于最坏情况工艺变化来选择，以便确保将输入数据值适当地写入到存储器单元。然而，用于最坏情况工艺变化的设计可能导致较慢的操作速度及／或较高的功率消耗。因此，此项技术中需要可有效地解决工艺、电压及温度(PVT)变化的存储器装置。
技术实现思路
本文中描述可在PVT变化的情况下提供用于读取及写入操作的良好时序容限的存储器装置。在一种设计中，存储器装置包括存储器阵列、时序控制电路及地址解码器。存储器阵列包括用于存储数据的存储器单元及用以模仿存储器单元的某些特征(例如，负载)的虚拟单元。时序控制电路产生至少一个控制信号，所述至少一个控制信号用于将数据写入到存储器单元且具有基于虚拟单元而确定的时序。时序控制电路可基于虚拟单元而产生内部时钟信号，例如基于用于一列虚拟单元的自定时位线上的负载及／或用于一行虚拟单元的虚拟字线上的负载。地址解码器可基于内部时钟信号而激活用于若干行存储器单元的若干字线历时足够长的持续时间，以确保可靠地将数据写入到存储器单元。时序控制电路可包括具有可配置驱动强度的驱动器及可编程延迟单元。驱动器可用可通过启用一组可选择晶体管的所有或一些晶体管而改变的驱动强度来驱动自定时位线。时序控制电路可针对写入操作在内部时钟信号上产生脉冲。脉冲持续时间可基于自定时位线及／或虚拟字线上的负载、驱动器的驱动强度及由可编程延迟单元提供的延迟来确定。脉冲持续时间可经设定以获得所要的写入时序容限。时序控制电路可产生针对读取操作具有第一时序且针对写入操作具有第二时序的所述至少一个控制信号。第一时序可基于用于读取操作的读取时序容限来设定，且第二时序可基于用于写入操作的写入时序容限来设定。第一及第二时序可通过控制信号上的不同脉冲宽度、控制信号上的转变沿之间的不同时间差等来量化。举例来说，时序控制电路可产生针对读取操作具有第一脉冲宽度且针对写入操作具有第二脉冲宽度的内部时钟信号。第二脉冲宽度可比第一脉冲宽度长，以便提供较多时间以将数据写入到存储器单元。可针对读取操作激活字线历时第一持续时间且针对写入操作激活字线历时第二持续时间。用于字线的第一及第二活动持续时间可分别通过内部时钟信号的第一及第二脉冲宽度来确定。下文进一步详细描述本专利技术的各种方面及特征。附图说明图1展示具有延迟跟踪的存储器装置的框图。图2展示图1中的存储器装置内的存储器阵列、时序控制电路及输入／输出(I／O)电路。图3A展示DCLK及RESETb信号的时序图。图3B展示用于读取及写入操作的控制信号的产生。图4展示具有可配置驱动强度的驱动器。图5展示具有可编程延迟的电路。图6展示用于读取及写入操作的控制信号。图7展示用于将数据写入到存储器阵列中的存储器单元的过程。图8展示用于从存储器阵列中的存储器单元读取数据及将数据写入到存储器阵列中的存储器单元的过程。图9展示无线装置的框图。具体实施方式本文中描述具有延迟跟踪且具有良好读取及写入时序容限的存储器装置。所述存储器装置可为随机存取存储器(RAM)、静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、视频RAM(VRAM)、同步图形RAM(SGRAM)、只读存储器(ROM)、快闪存储器等。存储器装置可为独立装置或可嵌入在另一装置(例如，处理器)内。图1展示具有延迟跟踪的存储器装置100的设计的框图。存储器装置100包括地址锁存器110、地址解码器及字线驱动器120、存储器阵列150、时序控制单元160及I／O电路170。存储器阵列150包括M行及N列存储器单元152，且进一步包括一行及一列虚拟单元154。一般来说，M及N可各自为任何值。存储器单元为可存储数据值且可用各种电路设计来实施的电路。虚拟单元为可存储已知值且／或以特定方式连接以实现所要负载效应的电路。虚拟单元可用与存储器单元相同或类似的电路设计来实施。所述M行存储器单元经由M个字线WL1到WLM来选择。所述行虚拟单元耦合到虚拟字线DWL。所述N列存储器单元耦合到N个差分位线BL1及BL1b到BLN及BLNb。所述列虚拟单元耦合到自定时位线STBL。地址锁存器110接收待存取的存储器单元或存储器单元块的地址，且基于地址锁存器启用(ALE)信号而锁存地址。地址解码器120接收经锁存的地址，且可基于所接收的地址而产生行地址。地址解码器120接着可对行地址执行预解码，且提供指示待激活或断言的特定字线的经预解码信号。字线驱动器120接收所述经预解码信号且驱动如由经预解码信号指示的特定字线，使得可存取所要行的存储器单元。时序控制本文档来自技高网...

【技术保护点】
一种集成电路，其包含：存储器阵列，其包含存储器单元及虚拟单元；以及时序控制电路，其经配置以产生控制信号，所述控制信号用于将数据写入到所述存储器单元且具有基于所述虚拟单元而确定的时序，所述控制信号包含基于所述虚拟单元而产生的内部时钟信号，其中所述时序控制电路包括：驱动器，其提供驱动器输出；以及可编程检测器，其接收所述驱动器输出，且输出用于所述内部时钟信号的复位，其中在基于第一延迟和第二可选择延迟的时间处产生所述复位，其中所述第一延迟取决于所述驱动器的经配置驱动强度，且其中所述第二可选择延迟具有独立于所述驱动器的经配置驱动强度的可编程持续时间，其中经由所述可编程检测器内的一组反相器来提供所述第二可选择延迟。

【技术特征摘要】
2007.05.31 US 11/756,0291.一种集成电路，其包含：
存储器阵列，其包含存储器单元及虚拟单元；以及
时序控制电路，其经配置以产生控制信号，所述控制信号用于将数据写入到所述
存储器单元且具有基于所述虚拟单元而确定的时序，所述控制信号包含基于所述虚
拟单元而产生的内部时钟信号，其中所述时序控制电路包括：
驱动器，其提供驱动器输出；以及
可编程检测器，其接收所述驱动器输出，且输出用于所述内部时钟信号的复位，
其中在基于第一延迟和第二可选择延迟的时间处产生所述复位，其中所述第一延迟
取决于所述驱动器的经配置驱动强度，且其中所述第二可选择延迟具有独立于所述
驱动器的经配置驱动强度的可编程持续时间，其中经由所述可编程检测器内的一组
反相器来提供所述第二可选择延迟。
2.一种集成电路，其包含：
存储器阵列，其包含存储器单元及虚拟单元；以及
时序控制电路，其经配置以产生控制信号，所述控制信号用于将数据写入到所述
存储器单元且具有基于所述虚拟单元而确定的时序，其中所述控制信号包含基于所
述虚拟单元而产生的内部时钟信号，其中所述时序控制电路包括：
驱动器，其提供驱动器输出；以及
可编程检测器，其接收所述驱动器输出，且输出用于所述内部时钟信号的复位，
其中在基于第一延迟和第二可选择延迟的时间处产生所述复位，其中所述第一延迟
取决于所述驱动器的经配置驱动强度，且其中所述第二可选择延迟具有独立于所述
驱动器的经配置驱动强度的可编程持续时间，其中所述可编程持续时间基于所述可
编程检测器内的反相器的数目，其中所述反相器的数目独立于所述驱动器的经配置
驱动强度。
3.一种集成电路，其包含：
存储器阵列，其包含存储器单元及虚拟单元；以及
时序控制电路，其经配置以产生控制信号，所述控制信号用于将数据写入到所述

\t存储器单元且具有基于所述虚拟单元而确定的时序，其中所述控制信号包含基于所
述虚拟单元而由产生的内部时钟信号，其中所述时序控制电路包括：
驱动器，其提供驱动器输出；以及
可编程检测器，其接收所述驱动器输出，且输出用于所述内部时钟信号的复位，
其中在基于第一延迟和第二可选择延迟的时间处产生所述复位，其中所述第一延迟
取决于所述驱动器的经配置驱动强度，且其中所述第二可选择延迟具有独立于所述
驱动器的经配置驱动强度的可编程持续时间，其中所述可编程持续时间是以下各项
中的一者：由第一组反相器提供的第一延迟、由...

【专利技术属性】
技术研发人员：陈志勤，郑昌镐，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US