制造半导体器件的方法技术

一种制造半导体器件的方法具有以下步骤。制备具有第一导电类型的碳化硅层(122)的衬底(10)。在碳化硅层(122)上形成掩膜层(1)。通过从掩膜层(1)上方进行离子注入而在碳化硅层(122)中形成第二导电类型的阱区(123)。在形成掩膜层(1)的步骤中，形成具有带有锥角的开口的掩膜层(1)，该锥角为形成在掩膜层(1)的底表面和倾斜表面之间的大于60°且不大于80°的角。因此，能提供能够获得具有高集成度和高耐受电压的半导体器件的制造半导体器件的方法。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】一种具有以下步骤。制备具有第一导电类型的碳化硅层(122)的衬底(10)。在碳化硅层(122)上形成掩膜层(1)。通过从掩膜层(1)上方进行离子注入而在碳化硅层(122)中形成第二导电类型的阱区(123)。在形成掩膜层(1)的步骤中，形成具有带有锥角的开口的掩膜层(1)，该锥角为形成在掩膜层(1)的底表面和倾斜表面之间的大于60°且不大于80°的角。因此，能提供能够获得具有高集成度和高耐受电压的半导体器件的。【专利说明】
本专利技术涉及一种，并且更特别地，涉及一种制造具有碳化硅层的半导体器件的方法。
技术介绍
近来，已经研究使用碳化硅制造MOSFET (金属氧化物半导体场效应晶体管)的方法。例如通过将杂质离子引入碳化硅层来形成MOSFET的阱区。根据日本专利公布N0.6-151860(专利文献I)中公开的方法，使用具有倾斜表面的栅电极作为掩膜来执行向碳化硅衬底的离子注入，由此形成P区(阱区)。根据日本专利公布N0.2004-39744(专利文献2)中公开的方法，具有倾斜表面的掩膜形成在外延膜上，并且杂质离子从掩膜上方注入外延膜，由此形成基区(阱区)。引证文献列表专利文献PTLl:日本专利公布 N0.6-151860PTL2:日本专利公布 N0.2004-39744
技术实现思路
技术问题如果掩膜具有90°锥角并且杂质离子以高能量注入碳化硅层，则杂质离子在碳化硅层的厚度方向上被较深地引入，并且同时，在垂直于碳化硅层的厚度方向的方向(以下也称为横向)上较宽地扩散。因此，在离子注入的阱区的最深部分附近形成横向突出的部分。突出的部分易于电场集中，并且因此具有这种结构的MOSFET可能具有较低的击穿电压。另一方面，根据专利文献I中公开的方法，在掩膜具有60°的适当的锥角时，通过离子注入形成的P区(阱区)不期望地在横向上较宽延伸。这使得难以减小P区的横向上的宽度，并且因此使得难以提高半导体器件的集成度。而且，根据专利文献2中公开的方法，从具有约10°至约60°的锥角的掩膜上方倾斜地注入杂质离子。因此，基区(阱区)不期望地在最深的部分附近在横向上延伸，导致形成突出部。突出部易于电场集中，并且因此半导体器件可能具有较低的击穿电压。提出本专利技术以解决这种问题，并且其目的是提供一种制造具有高集成度以及高击穿电压的半导体器件的方法。问题的解决手段本专利技术提供一种具有以下步骤的。制备具有第一导电类型的碳化硅层的衬底。在碳化硅层上形成掩膜层。通过从掩膜层上方的离子注入，在碳化硅层上形成第二导电类型的阱区。在形成掩膜层的步骤，形成具有开口的掩膜层，开口具有锥角，该锥角为形成在掩膜层的底表面和倾斜表面之间的大于60°且不大于80°的角度。根据制造本专利技术的半导体器件的方法，形成具有开口的掩膜层，该开口具有大于60°且不大于80°的锥角，并且离子从掩膜层上方注入碳化硅层。因为使得锥角大于60°，因此阱区不会在垂直于碳化硅层的厚度方向的方向上过度延伸，并且因此能制造具有高集成度的半导体器件。而且，因为锥角不大于80°，因此可以防止阱区的最深部分附近在横向上的突出。因此可以防止阱区的最深部分附近的电场集中，并且因此可以获得具有高击穿电压的半导体器件。在上述中，优选地，形成掩膜层的步骤包括在碳化硅层上形成注入抑制层的步骤，以及在注入抑制层中形成开口的步骤。这里，“在碳化硅层上形成注入抑制层”包括在碳化硅层上形成另一层并且在所述另一层上形成注入抑制层。在上述中，优选地，通过蚀刻注入抑制层来执行形成开口的步骤。因此，可以有效地形成开口。优选地，上述还包括在形成注入抑制层之前，在碳化硅层上形成通透掩膜(through mask)的步骤。因此，注入抑制层形成在通透掩膜上，并且因此可以防止在蚀刻注入抑制层时蚀刻通透掩膜下方的碳化硅层。在上述中，优选地，在形成开口的步骤，在通透掩膜层和注入抑制层之间的选择比(selectivity)不小于2的条件下蚀刻注入抑制层。因此，注入抑制层被有效地蚀刻，同时降低对碳化娃层的损坏。在上述中，优选地，注入抑制层的厚度除以通透掩膜层的厚度的比率不小于10且不大于50。因此，可以形成具有最小必要厚度的通透掩膜层。在上述中，优选地，形成开口的步骤包括将开口形成为具有90°锥角的步骤，以及调整锥角使得开口的锥角为大于60°且不大于80°的步骤。因此，可以以高精度调整锥角。专利技术的有益效果根据本专利技术的制造方法，可以获得具有高集成度以及高击穿电压的半导体器件。【专利附图】【附图说明】图1是示出根据本专利技术的一个实施例的半导体器件的截面示意图。图2是示意性示出根据本专利技术的一个实施例的的流程图。图3是示出根据本专利技术的一个实施例的的第一步的截面示意图。图4是示出根据本专利技术的一个实施例的的第二步的截面示意图。图5是示出根据本专利技术的一个实施例的的第三步的截面示意图。图6是示出根据本专利技术的一个实施例的的第四步的截面示意图。图7是示出根据本专利技术的一个实施例的的第五步的截面示意图。图8是示出根据本专利技术的一个实施例的的第六步的截面示意图。图9是示出根据本专利技术的一个实施例的的第七步的截面示意图。图10是示出根据本专利技术的一个实施例的的第八步的截面示意图。图11是示出根据本专利技术的一个实施例的的第九步的截面示意图。图12是示出根据本专利技术的一个实施例的的第十步的截面示意图。图13是示出根据本专利技术的一个实施例的的第十一步的截面示意图。图14是示出根据本专利技术的一个实施例的的第十二步的截面示意图。图15示出阱区的杂质浓度和深度方向之间的关系。图16是示出当掩膜层具有90°锥角时的阱区的截面形状的示意图。图17是示出根据本专利技术一个实施例的阱区的截面形状的示意图。【具体实施方式】以下将参考【专利附图】【附图说明】本专利技术的实施例。在附图中，相同或相应的部分由相同的参考标记表示并且将不再重复其说明。参考图1，根据本实施例的半导体器件100是垂直DiMOSFET (双注入金属氧化物半导体场效应晶体管)，其具有衬底10、缓冲层121、击穿电压保持层122、阱区123、n+区124、P+区125、氧化物膜126、源电极111、上部源电极127、栅电极110以及漏电极112。衬底10例如由具有η型导电性的碳化硅形成。缓冲层121例如由具有η型导电性的碳化硅形成，并且例如具有0.5μπι的厚度。而且，缓冲层121中的η型导电性的浓度例如是5X1017cm_3。缓冲层121的杂质浓度小于衬底10的杂质浓度。击穿电压保持层122形成在缓冲层121上并且由具有η型导电性的碳化硅形成。例如，击穿电压保持层122具有IOym的厚度以及5 X IO15CnT3的η型杂质浓度。击穿电压保持层122的厚度厚于缓冲层121的厚度，并且击穿电压保持层122的杂质浓度小于缓冲层121的杂质浓度。在包括击穿电压保持层122的表面的区域上，彼此间隔地形成具有P型导电性的多个阱区123。阱区123的宽度在朝向阱区123的底部(朝向衬底一侧)变小。换言之，两个阱区123之间的JEFT区5在从碳化硅层122的表面朝向衬底10的方向上变宽。在阱区123中，在阱区123的表面层处形成η+区124。ρ+区125形成在相邻η.区124的位置处。氧化物膜126被形成为从在一个阱区123上的η+区12本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括以下步骤：制备具有第一导电类型的碳化硅层(122)的衬底(10)；在所述碳化硅层上形成掩膜层(1)；以及通过从所述掩膜层上方的离子注入，在所述碳化硅层上形成第二导电类型的阱区(123)；其中在形成掩膜层的所述步骤，所述掩膜层被形成为具有开口，所述开口具有锥角，所述锥角为形成在所述掩膜层的底表面和倾斜表面之间的大于60°且不大于80°的角度。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：盐见弘，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：日本;JP