本实用新型专利技术公开了基于SOI工艺的漏/源区介质(PN结)隔离前栅P-MOSFET射频开关超低损耗器件，将SOIP-MOSFET器件源(漏)区进行改造，在源(漏)区形成PN结或者介质电容，源区结深较深，漏区中间制造P型掺杂或者介质，形成PN结或介质电容，形成对在漏区施加直流偏置的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通，前栅P-MOSFET漏区交流信号耦合到背栅MOSFET上，由于背栅MOSFET工作于导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅P-MOSFET作为开关开态应用下的射频损耗降低，超低损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，使得损耗进一步降低。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
【技术保护点】
基于SOI工艺的漏区介质(PN结)隔离前栅P‑MOSFET射频开关超低损耗器件,其特征在于，包括P型半导体衬底（1）、埋氧化层（2）、N型沟道区（12）、P型源区（3）、前栅MOSFET的P型漏区（11）、背栅MOSFET的P型漏区（13）、P型漏区隔离区（14）和深沟槽隔离区（4‑1、4‑2）；埋氧化层（2）覆盖在P型半导体衬底（1）上，N型沟道区（12）设置在埋氧化层（2）上，深沟槽隔离区（4‑1、4‑2）设置在埋氧化层（2）上且环绕N型沟道区（12）、P型源区（3）、前栅MOSFET的P型漏区（11）、背栅MOSFET的P型漏区（13）和P型漏区隔离区（14）的四周；在紧靠N型沟道区（12）的一侧设置一个较重掺杂P型半导体区作为前栅和背栅MOSFET共用的P型源区（3），结深较深；另一侧设置上、下两个较重掺杂P型半导体区分别作为前栅MOSFET的P型漏区（11）和背栅MOSFET的P型漏区（13），前栅MOSFET的P型漏区（11）和背栅MOSFET的P型漏区（13）的结深总和厚度小于N型沟道区（12）或者深沟槽隔离区（4‑1、4‑2）的厚度；在前栅MOSFET的P型漏区（11）和背栅MOSFET的P型漏区（13）之间设置一个介质区或者N型区从而形成P型漏区隔离区（14），所述P型漏区隔离区（14）对前栅P型漏区（11）和背栅P型漏区（13）的隔离；一薄层横向氧化层作为栅氧化层（9）设置在N型沟道区（12）上，覆盖P型源区（3）顶部的局部、N型沟道区（12）的顶部全部、前栅MOSFET的P型漏区（11）顶部的局部；一多晶硅层作为MOS栅（8）设置在栅氧化层（9）之上；在深沟槽隔离区（4‑1）顶部全部、P型源区（3）顶部一部分覆盖第一场氧化层（5‑1）；在P型源区（3）顶部一部分、栅氧化层（9）一侧面、MOS栅（8）一侧面、MOS栅（8）顶部一部分覆盖第二场氧化层（5‑2）；在MOS栅（8）顶部一部分、MOS栅（8）一侧面、栅氧化层（9）一侧面、前栅MOSFET的P型漏区（11）顶部一部分覆盖第三场氧化层（5‑3）；在前栅MOSFET的P型漏区（11）顶部一部分、深沟槽隔离区（4‑2）顶部全部覆盖第四场氧化层（5‑4）；P型源区（3）顶部的其余部分覆盖金属层作为源电极（6），源电极（6）覆盖部分第一场氧化层（5‑1）的顶部、部分第二场氧化层（5‑2）的顶部；MOS栅（8）顶部的其余部分覆盖金属层作为栅电极（7），栅电极（7）覆盖部分第二场氧化层（5‑2）的顶部、部分第三场氧化层（5‑3）的顶部；前栅MOSFET的P型漏区（11）顶部的其余部分覆盖金属层作为漏电极（10），漏电极（10）覆盖部分第三场氧化层（5‑3）的顶部、部分第四场氧化层（5‑4）的顶部。...
【技术特征摘要】
【专利技术属性】
技术研发人员：刘军，
申请(专利权)人：杭州电子科技大学，
类型：新型
国别省市：浙江;33
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。