半导体器件的制造方法和用于半导体器件的装置制造方法及图纸

本发明专利技术涉及半导体器件的制造方法和用于半导体器件的装置。该方法包括：在块体衬底上的埋入氧化物层上形成拉伸SSOI层；在SSOI层中形成多个翅片；去除翅片的一部分；将翅片的剩余部分退火以松弛翅片的拉伸应变；和合并翅片的剩余部分。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及半导体器件的制造方法和用于半导体器件的装置。该方法包括：在块体衬底上的埋入氧化物层上形成拉伸SSOI层；在SSOI层中形成多个翅片；去除翅片的一部分；将翅片的剩余部分退火以松弛翅片的拉伸应变；和合并翅片的剩余部分。【专利说明】半导体器件的制造方法和用于半导体器件的装置
本专利技术的示例性实施例一般涉及半导体器件，更特别地，涉及具有应变绝缘体上硅衬底的互补金属氧化物半导体器件。
技术介绍
互补金属氧化物半导体器件(CMOS)使用配置于硅或绝缘体上硅(SOI)衬底上的P型和η型金属氧化物半导体场效应晶体管(MOSFET)的互补和对称取向对。用于放大或切换用于逻辑功能的电子信号的MOSFET具有通过沟道连接的源极区域和漏极区域。源极区域是多数电荷载流子(即，电子或空穴)的形式的电流通过其进入沟道的端子，并且，漏极区域是多数电荷载流子的形式的电流通过其离开沟道的端子。在P型MOSFET (以下，称为“PFET”)中，多数电荷载流子是流过沟道的空穴，并且，在η型MOSFET (以下，称为“NFET”)中，多数电荷载流子是流过沟道的电子。栅极与沟道重叠并控制源极区域与漏极区域之间的电流的流动。沟道可由提供多于一个的表面的薄“翅片(fin)”限定，通过该薄“翅片”，栅极控制电流的流动，由此使得PFET和NFET为“finFET”器件。一般地，翅片的长度比宽度大几个数量级。在PFET和NFET的制造中使用的衬底可包含应变的绝缘体上硅(SS0I)衬底。这种衬底一般具有几吉帕斯卡(GPa)的固有拉伸应力，这一般提高电子迁移率，由此提高器件性能。这些衬底中的应变允许提高器件的性能，使得即使在沟道的长度和宽度与典型的平面MOSFET相比较短的短沟道finFET器件中，也没有静电特性的劣化。但是，当SSOI衬底中的全局固有应力超过预定的最大值(例如,大于约IGPa)时，PFET finFET器件的性能会折衷8?15%。当在SSOI衬底中存在拉伸应力时，这是空穴迁移率劣化的结果。因此，希望松弛PFET器件的沟道中的拉伸应力并将它们的性能提高/恢复到SOI衬底水平。如果可以实现这一点，那么可在不使互补PFET器件劣化的情况下制成具有较高性能的NFET器件。
技术实现思路
在一个示例性方面中，方法包括:在块体衬底上的埋入氧化物层上形成拉伸SSOI层；在SSOI层中形成多个翅片；去除翅片的一部分；将翅片的剩余部分退火以松弛翅片的拉伸应变；和合并翅片的剩余部分。在另一方面中，方法包括:将拉伸SSOI层附到衬底的第一表面上；在SSOI层中形成多个翅片；形成横穿多个翅片的栅极；通过使用蚀刻技术去除翅片的至少一部分；使翅片的剩余部分经受升高的温度以松弛翅片的拉伸应变；通过利用翅片上的Si和SiGe中的至少一种的外延生长来合并栅极的源极侧的翅片的剩余部分，以形成合并的源极区域；和通过利用翅片上的Si和SiGe中的至少一种的外延生长来合并栅极的漏极侧的翅片的剩余部分，以形成合并的漏极区域。在另一示例性方面中，装置包括:具有拉伸SSOI层的衬底；在SSOI层上形成并且从衬底垂直延伸并相互平行的多个翅片，翅片具有松弛的拉伸应变；位置横穿翅片延伸的栅极，栅极的第一侧的翅片与源极连通并且栅极的第二侧的翅片与漏极连通；合并栅极的第一侧的翅片的源极区域；和合并栅极的第二侧的翅片的漏极区域。源极区域和漏极区域包含通过Si和SiGe中的至少一种的外延生长形成的层。【专利附图】【附图说明】结合附图阅读以下的详细描述，可以更容易地理解示例性实施例的以上和其它方面，其中，图1A是衬底上的PFET和NFET的一个示例性实施例的与栅极平行(与翅片垂直)的断面图，PFET和NFET的翅片被合并以形成合并的源极区域和合并的漏极区域；图1B是图1A的断面图，该断面图与栅极垂直(与翅片平行)，并且表示PFET衬底区域；图2是图1A和图1B的衬底的断面图；图3A是上面形成有翅片的图2的衬底的断面图，该示图与翅片垂直；图3B是图3A的衬底的顶视图；图4A是PFET衬底区域的断面图，该断面图与翅片平行，并且表示跨着翅片形成的栅极区域；图4B是与图4A的栅极区域平行的PFET衬底区域和NFET衬底区域的断面图；图5A是与栅极垂直的PFET衬底区域的断面图，该栅极具有第一隔板和任选的注入扩展；图5B是与PFET衬底区域和NFET衬底区域的翅片垂直并与栅极区域和第一隔板平行的断面图；图6A是与翅片平行的PFET衬底区域的断面图，表示设置在栅极的任一侧的第一隔板和第二隔板；图6B是与栅极和隔板平行的PFET衬底区域和NFET衬底区域的断面图，使得NFET衬底区域被掩蔽；图7A是与栅极垂直的PFET衬底区域的断面图，表示回蚀刻的翅片；图7B是与翅片垂直的断面图，表示回蚀刻的PFET衬底区域的翅片和掩蔽的NFET衬底；图8A是与栅极垂直的断面图，表示PFET衬底区域上的合并的源极区域和合并的漏极区域；图SB是与翅片垂直的断面图，表示PFET衬底区域上的合并的源极区域和合并的漏极区域，并且表示掩蔽的NFET衬底区域。【具体实施方式】在本专利技术的示例性实施例中，通过使用固有拉伸应力被松弛的应变绝缘体上娃(SSOI)层，制成半导体器件。拉伸应力的松弛提高PFET半导体器件的性能。虽然半导体器件在以下被称为PFET，但半导体器件不限于此并且可包含NFET。在PFET的制造中，从应变绝缘体上硅(SSOI)衬底形成翅片，并且，在翅片上形成栅极叠层和隔板。翅片的多个部分被去除，并且，通过在一个时间段使翅片经受升高的温度(“预烘焙”)，翅片的剩余材料的单轴拉伸应变得到松弛。硅或锗化硅(SiGe)在翅片的露出面上外延生长以合并源极区域和漏极区域。薄金属层沉积于外延生长的硅或SiGe上，并且，实施低温退火处理以在硅或SiGe上形成硅化物。在这里公开的示例性实施例适于单个翅片或多翅片的配置。如图1A所示，CMOS器件的一个示例性实施例统一由附图标记90表示并且以下称为“器件90”。器件90可包含在衬底120上形成的PFET100和NFET500。PFET100可包含取向相互平行并且合并在一起以限定栅极区域130的一侧的源极区域190的多个翅片110和取向相互平行并且合并在一起以限定栅极区域130的相对侧的漏极区域200 (图1B)的多个翅片110。栅极区域130横穿翅片110并且包含单层或多层栅极150和栅极150的相对两侧的第一隔板250和第二隔板280。在使用多层栅极150的实施例中，栅极150可包含设置在衬底120上和各翅片110上的高k电介质材料。如后面描述的那样，硅化物盖子180沉积于栅极150的顶部和翅片110的顶部。如图所示，可通过使用栅极一第一集成方案限定栅极150。但应理解，关于栅极150描述的示例性实施例也适用于替代金属栅极(RMG)技术。现在参照图2-8B，表示制造PFET100的一种示例性方法。如图2所示，衬底120可包含上面具有二氧化硅(SiO2)的埋入氧化物层210的块体硅材料125。从中形成翅片110的SSOI层220被附到埋入氧化物层210上。SSOI层220 —般通过使用利用热激活过程的层转印技术被附到埋入氧化物层210上，其中，施主衬底晶片被水平本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在块体衬底上的埋入氧化物层上形成拉伸SSOI层；在SSOI层中形成多个翅片；去除翅片的一部分；将翅片的剩余部分退火以松弛翅片的拉伸应变；和合并翅片的剩余部分。

【技术特征摘要】
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【专利技术属性】
技术研发人员：V·S·巴斯克，A·克哈基弗尔鲁茨，P·克尔比尔，A·雷茨尼采克，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US