一种差分信号反转纠正电路及其方法技术

本发明专利技术提供一种差分信号反转纠正电路及其方法，其结构包括：数据帧发送模块结构，当进行链路状况检测时，生成特定逻辑序列，并通过输入/输出端口完成发送，以便接收端接收序列进行处理和分析，实现链路传输状况的判定；接收端比较器接收端接收序列数据，进行相应的比较、校验和反馈控制，从而达到链路检测、差分纠正的目的；反转控制信号生成模块，接受比较器的比较结果，生成相应的控制信号，控制链路是否执行反转操作。该一种差分信号反转纠正电路及其方法和现有技术相比，实现高速差分链路差分反转的检测与控制，同时适用于多通道并行检测与纠正，可有效提高逻辑设计验证效率，减少硬件调试复杂度。

【技术实现步骤摘要】
一种差分信号反转纠正电路及其方法
本专利技术涉及通信信息
，具体的说是一种差分信号反转纠正电路及其方法。
技术介绍
随着计算机技术以及集成电路技术的飞速发展，高性能的计算机系统越来越成为经济社会发展的需要。这就为计算机系统的设计难度带来巨大挑战，例如，系统互连（包括芯片、板卡、系统）数据传输速率、数据传输带宽均达到了前所未有的水平，目前计算机系统关键芯片组间传输频率达近十GHz，数据传输带宽达几十GB/s，高速信号传输速率达10Gbps左右，高速信号传输宽度也达到几十通道，高速信号采用差分信号传输，这就更加剧了信号线的数量巨大，为芯片设计、PCB设计、系统设计均带来了巨大挑战。例如QPI接口串行数据信号宽度达20通道，均采用差分信号传输。因此这就为片间串行数据多通道差分高速传输设计带来巨大难题。一方面高位宽的串行数据差分信号为系统PCB设计带来挑战，因信号质量的要求，多通道信号并不能严格排序布线；另一方面，在多处理器系统中，一片主板集成多颗处理器或其他芯片组，导致多通道高速端口并不能排序布线，有的必须交错，甚至差分信号反转布线。以上挑战为PCB的设计、芯片的设计验证均带了极大的复杂性，严重影响系统设计验证周期，因此在芯片内部设计差分信号反转纠正电路可以有效解决该难题。
技术实现思路
本专利技术的技术任务是解决现有技术的不足，提供一种差分信号反转纠正电路及其方法。本专利技术的技术方案是按以下方式实现的，该一种差分信号反转纠正电路，包括设置在两个互连节点之间的以下模块：数据帧发送模块，包括输入端口一、输入输出端口二、输入输出端口三，该输入端口通过缓冲器一连接P线和N线，输入输出端口二和输入输出端口三相互并联后分别接入P线和N线；反转控制信号生成模块，包括与P线和N线连接的缓冲器二、与缓冲器二串联的比较器、控制链路，该控制链路包括：上行链路，即输入端设置在缓冲器与比较器之间的配置模块、与配置模块串联的控制开关一，该控制开关一的输出端分别连接在P线和N线上；下行链路，即输入端设置在缓冲器与比较器之间的控制开关二，该控制开关二的输出端分别连接在P线和N线上。一种差分信号反转纠正方法，其操作过程为：当链路进入链路检测和反转纠正模式时，数据帧发送模块生成相应的逻辑序列，并完成发送，接收端接收序列数据，并由比较器对接收到的序列进行比较和处理，形成相应的反馈或者校验，从而达到链路检测、差分纠正的目的；比较器的比较结果通知反转控制信号生成模块，生成相应的控制序列，控制数据接收的正确性，控制链路是否执行反转操作。其详细操作过程为：数据帧发送模块生成逻辑“1”序列，并由输入输出端口二和输入输出端口三完成序列发送，在接收端由配置模块控制控制开关进行信号下拉，同时由输入输出端口二和输入输出端口三检测下拉结果，若检测为逻辑“0”则表示链路连通，否则，链路故障；如果链路连通，数据帧发送模块生成逻辑“1”或者逻辑“0”序列，并由输入端口一完成序列发送；在接收端比较器将接收到的逻辑“1”序列或者逻辑“0”序列与高低电平比较，若发送的为逻辑“1”序列，则与高端平比较，若发送的为逻辑“0”序列，则与低电平比较；如果发送的为逻辑“1”序列，接收端与高电平进行比较，当比较结果相同时，比较器输出逻辑“0”，该传输链路没有发生差分信号反转，数据恢复时采用P-N，当比较结果不同时，比较器输出逻辑“1”，通知反转控制信号生成模块，控制数据接收模块对该线路进行反转控制，即数据恢复时采用N-P。当传输链路为多通道传输时，控制状态机控制互连节点进入链路检测和反转纠正模式，各个通道分别进行通道检测和反转纠正，未发生反转的通道接收端采用P-N方式恢复数据，发生反转的通道接收端采用N-P的方式恢复数据。本专利技术与现有技术相比所产生的有益效果是：本专利技术的一种差分信号反转纠正电路及其方法充分考虑差分信号传输链路的特点，采用检测判定、自动纠正的方法，实现高速差分链路差分信号反转的检测与控制，同时适用于多通道并行检测与纠正，可有效提高逻辑设计验证效率，减少硬件调试复杂度；弥补了手动进行差分控制的难度和复杂度，采用传输链路连通性和信号反转的自动判定，并根据判定情况自动形成控制信号，控制数据接收的正确性；适用范围广泛，不论在FPGA芯片逻辑设计，还是在ASIC芯片逻辑设计均适用；实用性强，易于推广。附图说明附图1是本专利技术的差分信号反转纠正电路图。附图2是本专利技术的差分信号内部逻辑处理波形图。附图3是本专利技术的差分信号反转信号内部逻辑处理波形图。具体实施方式下面结合附图对本专利技术的一种差分信号反转纠正电路及其方法作以下详细说明。如附图1、图2、图3所示，本专利技术提供的一种差分信号反转纠正电路，包括设置在两个互连节点之间的以下模块：数据帧发送模块，即图1虚线左侧部分，包括输入端口一、输入输出端口二、输入输出端口三，该输入端口通过缓冲器一连接P线和N线，输入输出端口二和输入输出端口三相互并联后分别接入P线和N线。反转控制信号生成模块，即图1虚线右侧部分，包括与P线和N线连接的缓冲器二、与缓冲器二串联的比较器、控制链路，该控制链路包括：上行链路，即输入端设置在缓冲器与比较器之间的配置模块、与配置模块串联的控制开关一，该控制开关一的输出端分别连接在P线和N线上；下行链路，即输入端设置在缓冲器与比较器之间的控制开关二，该控制开关二的输出端分别连接在P线和N线上。一种差分信号反转纠正方法，其操作过程为：当链路进入链路检测和反转纠正模式时，数据帧发送模块生成相应的逻辑序列，并完成发送，接收端接收序列数据，并由比较器对接收到的序列进行比较和处理，形成相应的反馈或者校验，从而达到链路检测、差分纠正的目的；比较器的比较结果通知反转控制信号生成模块，生成相应的控制序列，控制数据接收的正确性，控制链路是否执行反转操作。其详细操作过程为：数据帧发送模块生成逻辑“1”序列，并由输入输出端口二和输入输出端口三完成序列发送，在接收端由配置模块控制控制开关进行信号下拉，同时由输入输出端口二和输入输出端口三检测下拉结果，若检测为逻辑“0”则表示链路连通，否则，链路故障；如果链路连通，数据帧发送模块生成逻辑“1”或者逻辑“0”序列，并由输入端口一完成序列发送；在接收端比较器将接收到的逻辑“1”序列或者逻辑“0”序列与高低电平比较，若发送的为逻辑“1”序列，则与高端平比较，若发送的为逻辑“0”序列，则与低电平比较；如果发送的为逻辑“1”序列，接收端与高电平进行比较，当比较结果相同时，比较器输出逻辑“0”，该传输链路没有发生差分信号反转，数据恢复时采用P-N，当比较结果不同时，比较器输出逻辑“1”，通知反转控制信号生成模块，控制数据接收模块对该线路进行反转控制，即数据恢复时采用N-P。当传输链路为多通道传输时，控制状态机控制互连节点进入链路检测和反转纠正模式，各个通道分别进行通道检测和反转纠正，未发生反转的通道接收端采用P-N方式恢复数据，发生反转的通道接收端采用N-P的方式恢复数据。此外，为了实现自动化操作，还可在整个电路中设计状态机控制模块，用以实现在链路初始化阶段传输链路进入链路检测和反转纠正模式，这是根据互连节点链路初始化的特点提出来的。该状态机控制模块的具体结构在专利申请号为CN201010593965.8，名称为本文档来自技高网...

【技术保护点】
一种差分信号反转纠正电路及其方法，其特征在于包括设置在两个互连节点之间的以下模块：数据帧发送模块，包括输入端口一、输入输出端口二、输入输出端口三，该输入端口通过缓冲器一连接P线和N线，输入输出端口二和输入输出端口三相互并联后分别接入P线和N线；反转控制信号生成模块，包括与P线和N线连接的缓冲器二、与缓冲器二串联的比较器、控制链路，该控制链路包括：上行链路，即输入端设置在缓冲器与比较器之间的配置模块、与配置模块串联的控制开关一，该控制开关一的输出端分别连接在P线和N线上；下行链路，即输入端设置在缓冲器与比较器之间的控制开关二，该控制开关二的输出端分别连接在P线和N线上。

【技术特征摘要】
1.一种差分信号反转纠正方法，其特征在于基于差分信号反转纠正电路实现，该差分信号反转纠正电路包括设置在两个互连节点之间的数据帧发送模块、反转控制信号生成模块，其中反转控制信号生成模块设置在数据帧发送模块的输出端，其中：数据帧发送模块，包括输入端口一、输入输出端口二、输入输出端口三，该输入端口一通过缓冲器一连接P线和N线，输入输出端口二和输入输出端口三相互并联后分别接入P线和N线；反转控制信号生成模块，包括缓冲器二、比较器、控制链路，所述缓冲器二与上述P线和N线连接，比较器串联在缓冲器二输出端，控制链路包括上行链路和下行链路；其中上行链路包括配置模块、控制开关一，所述配置模块的输入端设置在缓冲器二与比较器之间，控制开关一与配置模块串联，该控制开关一的输出端分别连接在P线和N线上；下行链路包括控制开关二，该控制开关二的输入端设置在缓冲器二与比较器之间，控制开关二的输出端分别连接在P线和N线上；其实现过程为：步骤一、当链路进入链路检测和反转纠正模式时，数据帧发送模块生成相应的逻辑序列，并完成发送，反转控制信号生成模块的接收端接收序列数据，并由比较器对接收到的序列进行比较和处理，形成相应的反馈或者校验，从而...

【专利技术属性】
技术研发人员：王恩东，胡雷钧，李仁刚，
申请(专利权)人：浪潮电子信息产业股份有限公司，
类型：发明
国别省市：山东;37