SRAM单元中的接触塞及其形成方法技术

一种方法包括在SRAM单元的一部分上方形成介电层。该SRAM单元包括第一上拉晶体管和第二上拉晶体管、与第一上拉晶体管和第二上拉晶体管形成交叉锁存的反相器的第一下拉晶体管和第二下拉晶体管、以及分别连接至第一上拉晶体管和第一下拉晶体管的漏极和第二上拉晶体管和第二下拉晶体管的漏极的第一传输门晶体管和第二传输门晶体管。在介电层上方形成第一掩模层并对其进行图案化。在介电层上形成第二掩模层并对其进行图案化。将第一掩模层和第二掩模层结合起来用作蚀刻掩模来蚀刻介电层，其中，在介电层中形成接触件开口。在接触件开口中形成接触塞。本发明专利技术还提供了SRAM单元中的接触塞及其形成方法。

【技术实现步骤摘要】
【专利摘要】一种方法包括在SRAM单元的一部分上方形成介电层。该SRAM单元包括第一上拉晶体管和第二上拉晶体管、与第一上拉晶体管和第二上拉晶体管形成交叉锁存的反相器的第一下拉晶体管和第二下拉晶体管、以及分别连接至第一上拉晶体管和第一下拉晶体管的漏极和第二上拉晶体管和第二下拉晶体管的漏极的第一传输门晶体管和第二传输门晶体管。在介电层上方形成第一掩模层并对其进行图案化。在介电层上形成第二掩模层并对其进行图案化。将第一掩模层和第二掩模层结合起来用作蚀刻掩模来蚀刻介电层，其中，在介电层中形成接触件开口。在接触件开口中形成接触塞。本专利技术还提供了SRAM单元中的接触塞及其形成方法。【专利说明】SRAM单元中的接触塞及其形成方法
本专利技术一般地涉及半导体
，更具体地来说，涉及半导体器件及其形成方法。
技术介绍
在深微技术中，接触塞的尺寸持续缩小以适合不断减小的栅极间距。为了缩小接触尺寸而不影响接触电阻，与方形接触塞相比较，采用长接触塞。通过采用长接触塞，可以减小接触塞的宽度，沿着栅极间距方向测量该接触塞的宽度。长接触塞具有更大的长度，沿着栅极布线(栅极长度方向)方向测量该长度。通过使用长接触塞，增加了有源接触尺寸和光刻曝光面积。长接触塞可以实现高栅极密度和低接触电阻。然而，仍存在问题。例如，在相邻的长接触塞的端部可能发生线端短路和/或线端与线端桥接。这些可能导致接触件与鳍主动开路(active opening)(也被称为接触件短路)或接触件-接触件漏电(由接触件桥接导致的)。为了减少线端短路的可能性，需要更多的限制性的空间规则来增大相邻的接触塞的端部之间的间隔，或者在线端处需要更积极的光学邻近校正(OPC)。然而，这些解决方案会影响集成电路的尺寸。因为3D MOSFET具有非常窄的有源区域，所以这个问题在未来的鳍式MOSFET (3D M0SFET)中变得更严重。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种方法，包括:在静态随机存取存储器(SRAM)单元的一部分上方形成介电层，所述SRAM单元包括--第一上拉晶体管和第二上拉 晶体管；第一下拉晶体管和第二下拉晶体管，与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存的反相器；和第一传输门晶体管和第二传输门晶体管，分别连接至所述第一上拉晶体管和所述第一下拉晶体管的漏极以及所述第二上拉晶体管和所述第二下拉晶体管的漏极；在所述介电层上方形成并图案化第一掩模层；在所述介电层上方形成第二掩模层；将所述第一掩模层和所述第二掩模层结合起来用作蚀刻掩模来蚀刻所述介电层，在所述介电层中形成接触开口 ；以及在所述接触开口中形成接触塞。在该方法中，所述第一掩模层包含选自基本上由基于氧化娃的电介质、氮氧化娃、氮化娃、多晶娃、非晶娃、含碳介电材料、含氮介电材料、有机材料、难熔金属以及它们的组合所组成的组的材料。在该方法中，所述第二掩模层包含光刻胶，并且所述第二掩模层位于所述第一掩模层上方。在该方法中，在图案化所述第一掩模层的步骤之后，所述第一掩模层形成其中具有第一长接触开口的连续层，所述第一长接触开口的长度方向平行于所述SRAM单元的长边界，并且所述第一长接触开口的长度大于或者等于所述长边界的长度。在该方法中，所述连续层中进一步包含第二长接触开口，所述第二长接触开口的长度方向平行于所述SRAM单元的长边界，并且所述第二长接触开口的长度小于所述长边界的长度。在该方法中，所述第二长接触开口延伸到所述SRAM单元的边界。在该方法中，所述第二长接触开口未延伸到所述SRAM单元的任何边界。在该方法中，在图案化所述第一掩模层的步骤之后，所述第一掩模层形成彼此分离的岛状件。在该方法中，在形成所述接触塞时，同时形成附加接触塞，所述接触塞位于所述第一下拉晶体管的漏极上方并与所述第一下拉晶体管的漏极连接，而所述附加接触塞位于所述第一上拉晶体管的漏极上方并与所述第一上拉晶体管的漏极连接，并且所述接触塞和所述附加接触塞彼此分离。在该方法中，所述接触塞在所述第一下拉晶体管的漏极和所述第一上拉晶体管的漏极上方延伸并且互连所述第一下拉晶体管的漏极和所述第一上拉晶体管的漏极。根据本专利技术的另一方面，提供了一种方法，包括:形成包括多个栅电极和多个有源区域带的静态随机存取存储器(SRAM)单元，所述多个有源区域带与所述多个栅电极形成晶体管；在所述多个栅电极和所述多个有源区域带上方形成层间电介质(ILD);在所述ILD上方形成第一掩模层，所述第一硬掩模层覆盖所述ILD的第一部分，并且通过所述第一掩模层中的开口暴露所述ILD的第二部分；形成第二掩模层，所述第二掩模层包括填充到所述第一掩模层中的部分开口中的部分；使用所述第一掩模层和所述第二掩模层作为蚀刻掩模来蚀刻所述ILD以在所述ILD中形成多个接触开口 ；以及在所述多个接触开口中形成多个接触塞。在该方法中，所述第一掩模层中的开口包括:第一开口，与所述SRAM单元的第一边界重叠并且具有与所述SRAM单元的第一边界平行的长度方向；以及第二开口，与所述SRAM单元的第二边界重叠并且具有与所述SRAM单元的第二边界平行的长度方向，其中，所述第一边界和所述第二边界彼此平行，并且所述第一开口和所述第二开口均从所述SRAM单元的第三边界延伸至所述SRAM单元的第四边界，所述第三边界和所述第四边界与所述第一边界和所述第二边界垂直。在该方法中，所述第二掩模层包含长度方向与所述第一开口的长度方向垂直的带。在该方法中,所述第一掩模层包含硬掩模材料，而所述第二掩模层包含光刻胶。在该方法中，形成所述多个接触塞的步骤包括:形成位于所述SRAM单元的下拉晶体管的漏极上方且连接至所述下拉晶体管的漏极的第一接触塞；以及形成位于所述SRAM单元的上拉晶体管的漏极上方且连接至所述上拉晶体管的漏极的第二接触塞，其中，所述方法进一步包括形成位于所述第一接触塞和所述第二接触塞上方并且互连所述第一接触塞和所述第二接触塞的金属连接件。在该方法中，形成所述多个接触塞的步骤包括形成在所述SRAM单元的下拉晶体管的漏极和所述SRAM单元的上拉晶体管的漏极上方连续延伸且互连所述下拉晶体管的漏极和所述上拉晶体管的漏极的接触塞。根据本专利技术的又一方面，提供了一种在非易失性计算机可读介质上实现的静态随机存取存储器(SRAM)单元布局，所述SRAM单元布局包括:多个栅电极的多个第一布局图案；多个鳍线的多个第二布局图案，所述多个第一布局图案和所述多个第二布局图案是以下部件的一部分:交叉锁存的反相器，包含第一上拉晶体管和第二上拉晶体管以及第一下拉晶体管和第二下拉晶体管；和两个传输门晶体管，连接至所述交叉锁存的反相器；第一掩模层的多个第三布局图案；以及第二掩模层的多个第四布局图案，其中，所述多个第三布局图案与所述多个第四布局图案不重叠的部分包含所述SRAM单元的接触塞图案。在该SRAM单元布局中，所述接触塞图案包括:第一接触塞图案，与所述多个第二布局图案的第一漏极图案对准，所述第一漏极图案是所述第一上拉晶体管的漏极区域的布局图案；以及第二接触塞图案，与所述多个第二布局图案的第二漏极图案对准，所述第二漏极图案是所述第一下拉晶体管的漏极区域的布局图案，并且所述第一接触塞图案与所述第二接触塞图本文档来自技高网...

【技术保护点】
一种方法，包括：在静态随机存取存储器(SRAM)单元的一部分上方形成介电层，所述SRAM单元包括：第一上拉晶体管和第二上拉晶体管；第一下拉晶体管和第二下拉晶体管，与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存的反相器；和第一传输门晶体管和第二传输门晶体管，分别连接至所述第一上拉晶体管和所述第一下拉晶体管的漏极以及所述第二上拉晶体管和所述第二下拉晶体管的漏极；在所述介电层上方形成并图案化第一掩模层；在所述介电层上方形成第二掩模层；将所述第一掩模层和所述第二掩模层结合起来用作蚀刻掩模来蚀刻所述介电层，在所述介电层中形成接触开口；以及在所述接触开口中形成接触塞。

【技术特征摘要】
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【专利技术属性】
技术研发人员：廖忠志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71