本发明专利技术提供一种半导体装置，包括：第1导电型半导体层；第2导电型的多个主体区域，在从上述半导体层的表面至厚度方向的中间部的区域，在与上述厚度方向垂直的方向空出间隔形成；第1导电型源极区域，在各主体区域的表层部，与上述主体区域的周缘空出间隔形成；栅极绝缘膜，形成在上述半导体层上；和栅极电极，形成在所述栅极绝缘膜上，在上述半导体层，通过从其表面向下挖掘以形成横跨在彼此相邻的2个上述源极区域之间的槽，由上述栅极绝缘膜覆盖上述槽的内面，上述栅极电极具有与上述半导体的表面对置的表面对置部以及在上述槽中埋设的埋设部。
【技术实现步骤摘要】
【专利摘要】本专利技术提供一种半导体装置，包括：第1导电型半导体层；第2导电型的多个主体区域，在从上述半导体层的表面至厚度方向的中间部的区域，在与上述厚度方向垂直的方向空出间隔形成；第1导电型源极区域，在各主体区域的表层部，与上述主体区域的周缘空出间隔形成；栅极绝缘膜，形成在上述半导体层上；和栅极电极，形成在所述栅极绝缘膜上，在上述半导体层，通过从其表面向下挖掘以形成横跨在彼此相邻的2个上述源极区域之间的槽，由上述栅极绝缘膜覆盖上述槽的内面，上述栅极电极具有与上述半导体的表面对置的表面对置部以及在上述槽中埋设的埋设部。【专利说明】半导体装置本申请是申请号为201080013440.0、申请日为2010年03月23日、专利技术名称为“半导体装置”的专利技术专利申请的分案申请。
本专利技术涉及具备晶体管的半导体装置。
技术介绍
SiC (碳化硅)半导体在绝缘击穿耐性和热传导率等方面较为优异，作为适合用于混合动力汽车的逆变器等的半导体备受关注。例如，使用了SiC 半导体的逆变器具有 MOSFET(Metal Oxide SemiconductorField Effect Transistor)。这种SiC半导体装置包括SiC基板、在SiC基板上层叠的N型SiC外延层。在SiC外延层的表层部，彼此空出间隔形成多个P型的主体区域(阱区域)。在各主体区域的表层部，与主体区域的周缘空出间隔形成N型的源极区域。在SiC外延层上，形成由N型多晶硅(掺杂了N型杂质之后的多晶硅)构成的栅极电极。栅极电极隔着栅极氧化膜与主体区域的周缘和源极区域的周缘之间的区域(沟道区域)对置。在源极区域的内侧，P+型的主体接触区域在深度方向贯穿源极区域形成。在SiC外延层上，形成层间绝缘膜。栅极电极被层间绝缘膜覆盖。在层间绝缘膜上，形成源极电极。源极电极经由在层间绝缘膜上选择性形成的接触孔连接于源极区域和主体接触区域。在源极电极接地，对在SiC基板的背面形成的漏极电极被施加正电压的状态下，通过对栅极电极施加阈值以上的电压，由此在主体区域中的与栅极氧化膜的界面附近形成沟道，在源极电极与漏极电极之间流过电流。专利文献I JP特开2002-100771号公报专利文献2 JP特开2007-66959号公报在这种半导体装置中，通过元件间距(cell pitch)和栅极的微细化，能够降低MOSFET的导通阻抗。不过，随着元件间距的微细化，彼此相邻的主体区域间的间隔变小，由于从主体区域与SiC外延层(漂移区域)之间的界面展宽的耗尽层，该主体区域间的电流路径变窄。因此，所谓的寄生JFET电阻增大。因而，通过微细化来降低导通电阻受到限制。此外，为了改善MOSFET的导通电阻(沟道迁移率)，只要降低形成沟道的主体区域的表面附近的P型杂质浓度即可。但是，当降低主体区域的表面附近的P型杂质浓度时，在MOSFET截止的状态下(栅极电压=OV)，在源极电极与漏极电极之间流过的漏极泄露电流增大。为此，在现有的SiC半导体装置中，当SiC半导体装置处于150°C以上的高温时，将会流过几百μA的漏极泄露电流。此外，仅仅是在源极区域和主体接触区域的表面直接接触源极电极的金属材料(例如，Al (铝))，无法得到欧姆接触，或者其接触界面的电阻(接触电阻)非常大。因此，本【专利技术者】为了获得低电阻的欧姆接触，研究出了如下的方法，在源极区域和主体接触区域上蒸镀含有关键元素(例如，Ni (镍)、A1等)的欧姆金属之后，在1000°C的高温下进行热处理(PDA:Post Deposition Anneal)从而形成反应层,在欧姆金属(反应层)上形成源极电极。然而，在该方法中，由于需要1000°C的高温下的热处理，因此制造成本变高。
技术实现思路
本专利技术的目的在于提供一种超越通过微细化来降低导通电阻的限制，从而进一步降低导通电阻的半导体装置。此外，本专利技术的另一目的在于提供一种能够降低导通电阻和漏极泄露电流双方的半导体装置。此外，本专利技术的再一目的在于提供一种不必进行热处理就能够获得低电阻的欧姆接触的半导体装置。用于实现上述目的的本专利技术的半导体装置包括:第I导电型的半导体层;第2导电型的多个主体区域，在从所述半导体层的表面至厚度方向的中间部的区域，在与所述厚度方向垂直的方向空出间隔形成;第I导电型源极区域，在各主体区域的表层部，与所述主体区域的周缘空出间隔形成；栅极绝缘膜，在所述半导体层上形成；和栅极电极，在所述栅极绝缘膜上形成，在所述半导体层中，通过从其表面向下挖掘，形成横跨在彼此相邻的2个所述源极区域之间的槽，由所述栅极绝缘膜覆盖所述槽的内面，所述栅极电极具有与所述半导体层的表面对置的表面对置部以及在所述槽中埋设的埋设部。在该半导体装置中，在半导体层(漂移区域)与源极区域之间施加电压的状态下，栅极电极的电位(栅极电压)被控制，由此在半导体层中的与栅极绝缘膜的界面附近形成沟道，从而在半导体层中流过电流。在半导体层中，形成横跨在彼此相邻的2个源极区域之间的槽。槽的内面由栅极绝缘膜覆盖。并且，栅极电极具有夹着栅极绝缘膜与半导体层的表面对置的表面对置部以及在槽中埋设的埋设部。因此，沟道不仅形成在半导体层的表面附近，还形成在槽的侧面以及底面附近。这样，与具备平坦栅极型VDMI SFET (Vertical Double diffused MetalInsulator Semiconductor Field Effect Transistor)的结构相比，能够扩大沟道宽度。其结果，能够超越通过微细化降低导通电阻的限制，从而进一步降低导通电阻。优选所述槽形成多个。由此，能够进一步扩大沟道宽度。优选槽的深度小于主体区域的深度，进而优选小于源极区域的深度。由于在槽的深度小于源极区域的深度的情况下，沟道沿着槽的底面形成，因此能够实现导通电阻的进一步降低。 此外，所述半导体层可以是SiC外延层，在这种情况下，优选SiC外延层的表面是SiC结晶的(0001)面或(000-1)面。此外，优选:将所述主体区域和所述源极区域各包含一个的单位元件在俯视下以格子状配置，所述源极区域在该主体区域的表层部上与该主体区域的周缘空出间隔形成。在这种情况下优选:所述槽按照使彼此相邻的所述单位元件的所述源极区域在侧面露出的方式形成，所述栅极电极被设置成横跨在所述槽内彼此相对的2个所述源极区域之间。此外，用于实现本专利技术的目的的半导体装置包括:N型半导体层，由SiC组成；P型区域，在所述N型半导体层的表层部选择性地形成；N型区域，在所述P型区域的表层部上，与P型区域的周缘空出间隔形成；栅极绝缘膜，在所述N型半导体层上形成；和栅极电极，在所述栅极绝缘膜上形成，与所述P型区域的周缘和所述N型区域之间的部分对置。在N型区域与N型半导体层的基层部之间施加正电压的状态下，对栅极电极施加阈值电压，由此，在P型区域中的与栅极绝缘膜的界面附近形成沟道，在N型区域与N型半导体层之间流过电流(导通电流)。并且，在本专利技术的半导体装置中，P型区域的表层部具体而言P型区域中的以栅极绝缘膜的厚度方向的中央为基准的深度为100nm以下的部分的P型杂质浓度被控制在1XlO18Cm-3以下。由此，能够提高P型区域中形成的沟道中的电子迁移率(沟道迁移率)，能够降低由Si本文档来自技高网...
【技术保护点】
一种半导体装置，其包括：第1导电型的半导体层；第2导电型的多个主体区域，在从所述半导体层的表面至厚度方向的中间部的区域，在与所述厚度方向垂直的方向空出间隔形成；第1导电型源极区域，在各主体区域的表层部，与所述主体区域的周缘空出间隔形成；栅极绝缘膜，在所述半导体层上形成；和栅极电极，在所述栅极绝缘膜上形成，在所述半导体层中，通过从其表面向下挖掘，形成横跨在彼此相邻的2个所述源极区域之间的槽，由所述栅极绝缘膜覆盖所述槽的内面，所述栅极电极具有与所述半导体层的表面对置的表面对置部以及埋设在所述槽中的埋设部。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：中野佑纪，箕谷周平，三浦峰生，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：日本;JP
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。