本发明专利技术提供一种可编程逻辑芯片输入输出电路片内终端电阻的整合电路。整合电路与芯片外电路相连，芯片外电路包括第一管脚和第二管脚；整合电路包括：信号选择电路、第一电阻、第二电阻、第一单端输入放大器、第二单端输入放大器、差分输入放大器；信号选择电路的输入端接收一选择信号，信号选择电路的输出端与第一电阻的一端、第二电阻的一端均相连；第一单端输入放大器的输入端分别与第一管脚、第一电阻的另一端相连；第二单端输入放大器的输入端分别与第二管脚、第二电阻的另一端相连；差分输入放大器的正输入端与第一电阻的另一端相连；差分输入放大器的负输入端与第二电阻的另一端相连。本方案能够减少片上电阻、降低成本、提高芯片性能。
【技术实现步骤摘要】
【专利摘要】本专利技术提供一种可编程逻辑芯片输入输出电路片内终端电阻的整合电路。整合电路与芯片外电路相连，芯片外电路包括第一管脚和第二管脚；整合电路包括：信号选择电路、第一电阻、第二电阻、第一单端输入放大器、第二单端输入放大器、差分输入放大器；信号选择电路的输入端接收一选择信号，信号选择电路的输出端与第一电阻的一端、第二电阻的一端均相连；第一单端输入放大器的输入端分别与第一管脚、第一电阻的另一端相连；第二单端输入放大器的输入端分别与第二管脚、第二电阻的另一端相连；差分输入放大器的正输入端与第一电阻的另一端相连；差分输入放大器的负输入端与第二电阻的另一端相连。本方案能够减少片上电阻、降低成本、提高芯片性能。【专利说明】可编程逻辑芯片输入输出电路片内终端电阻的整合电路
本专利技术涉及数字电路
，尤其是涉及FPGA
，具体是一种可编程逻辑芯片输入输出电路片内终端电阻的整合电路。
技术介绍
随着数字电路时钟速度的提高，信号完整性(SI)已成为越来越关心的问题。当电路中信号能以要求的时序、持续时间和电压幅度到达负载IC时，该电路就有很好的信号完整性。当信号不能正常响应时，就出现了信号完整性问题。譬如，误触发、阻尼振荡、过冲、欠冲等信号完整性问题会造成时钟间歇振荡和数据出错。在实际的PCB板上的导线具有电阻、电容和电感等电气特性，驱动器的输出阻抗通常小于PCB互联信号线的特征阻抗，而PCB互联信号线的特征阻抗一般来说也小于接收器的输入阻抗。这种阻抗的不连续性就会导致设计系统中信号反射的出现。在高速数字电路设计中，PCB板线路上的电容和电感会使导线等效于一条传输线。传输线上的阻抗会使信号达不到规定的电压幅度，线路阻抗与外接负载不匹配会产生信号反射现象，这些都会引起信号完整性问题。一般来说减少信号完整性问题的常用方法是在传输线上增加端接元件。端接元件是一些无源元件，如电阻和电容。终端匹配技术就是利用这些元件在传输线和负载间实现阻抗匹配从而防止信号完整性(SI)问题。电阻可以用来匹配传输线阻抗与接收器的阻抗，而电容则可以用来限制电压的变化从而削弱阻尼信号的能量。最常见的无源终端匹配技术包括并行连接的终端匹配技术、戴维南终端匹配技术、串行连接的终端匹配技术以及AC终端匹配技术等。因此，很多IO标准，尤其是新的传输标准都规定了终端匹配电阻的方法。FPGA的I/O的一个重要特点就是能通过选择配置方式来支持不同信号标准。为了减少电阻在PCB上所占的面积，进一步提高信号完整性，FPGA芯片集成了这些电阻，称为片内终端电阻。参考文献(High-SpeedBoard Layout Guidelines, Altera Corp., Pub.SII52012-1.4)列出了几种常见的用在输入端的终端电阻使用的标准方式。如图1所示为一种简单的单端输入并行终端电阻的电路图，图2所示为戴维南(Thevenin)并行终端电阻的电路图，图3所示为主动(Active)并行终端电阻的电路图，图4所示为串联RC并行终端电阻的电路图，图5所示为差分输入终端电阻(LVDS/LVPECL)的电路图，图6所示为差分输入终端电阻(PCML)的电路图。为了减少电阻在PCB上所占的面积，进一步提高信号完整性，方便用户的PCB设计，很多芯片开始集成这些电阻，成为片内终端电阻。由于FPGA芯片的可编程输入输出可支持多个标准，这使得集成这些电阻变的比一般芯片要复杂的多。图7所示为专利号号为US6，924，659的美国所提供的一种终端电阻方案。然而，为了同时满足差分输入终端电阻和单端输入终端电阻，图7所示的整个电阻网络变的非常复杂。综上可知，现有技术所提供的内终端电阻占用过多的芯片面积，从而增加了芯片成本。同时，过多的电阻会使管脚的电容增加，从而使信号速度减低。因此，如何能够提出一种既能够减少片上电阻的数目以降低芯片成本，又能够降低管脚电容提高芯片性能的终端电阻的整合电路，成为了业内亟需解决的问题。
技术实现思路
鉴于现有技术的缺陷，本专利技术提供一种可编程逻辑芯片输入输出电路片内终端电阻的整合电路。所述的整合电路与芯片外电路相连，其中所述芯片外电路包括第一管脚和第二管脚；所述的整合电路包括:信号选择电路、第一电阻、第二电阻、第一单端输入放大器、第二单端输入放大器、差分输入放大器；其中，所述信号选择电路的输入端接收一选择信号，所述信号选择电路的输出端与所述第一电阻的一端、所述第二电阻的一端均相连；所述第一单端输入放大器的输入端分别与所述第一管脚、所述第一电阻的另一端相连；所述第二单端输入放大器的输入端分别与所述第二管脚、所述第二电阻的另一端相连；所述差分输入放大器的正输入端与所述第一电阻的另一端相连；所述差分输入放大器的负输入端与所述第二电阻的另一端相连。优选的是，所述信号选择电路为多选一开关电路。优选的是，所述信号选择电路为包含四个选择端口的四选一开关电路；所述四个选择端口分别为:第一端口，连接于总线终端电压VTT ；第二端口，连接于一高阻；第三端口，接地；第四端口，连接于一电容；所述信号选择电路根据所接收的所述选择信号，接通所述四个选择端口中的一个。本专利技术的有益效果在于:本专利技术技术方案将方便FPGA用户的PCB设计。减少了电阻在PCB上所占的面积，进一步提高信号完整性。而对芯片设计师而言，本专利技术技术减少了片上电阻的数目，从而降低芯片成本；同时，也可降低管脚电容，提高芯片性能。【专利附图】【附图说明】为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为现有的一种简单的单端输入并行终端电阻的电路图；图2为现有的戴维南(Thevenin)并行终端电阻的电路图；图3为现有的主动(Active)并行终端电阻的电路图；图4为现有的串联RC并行终端电阻的电路图；图5为现有的差分输入终端电阻(LVDS/LVPECL)的电路图；图6为现有的差分输入终端电阻(PCML)的电路图；图7为现有的一种终端电阻的电路图；图8为一种内终端电阻的整合电路；图9为本专利技术实施例提供的可编程逻辑芯片输入输出电路片内终端电阻的整合电路。【具体实施方式】下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。考虑到现有技术的不足，图8提供了一种内终端电阻的整合电路。图8显示了部分从图1到图6的终端电阻集成到两个输入输出的情况(图8中的D1、D2、D3、D4、D5、D6分别表示图1、图2、图3、图4、图5、图6所示的电路图)。我们要达到的目的是每个管脚可以支持各种单端终端电阻的标准；而当两个管脚一起用作差分输入时，可以支持各种差分终端电阻标准。图8说明了，如果要实现此目标，不但需要很多电阻，还需要电阻联到管脚线的开关。因为本领域技术人员皆知，简单的把所有电阻联上去，由于串并联效本文档来自技高网...
【技术保护点】
一种可编程逻辑芯片输入输出电路片内终端电阻的整合电路，其特征在于，所述的整合电路与芯片外电路相连，其中所述芯片外电路包括第一管脚和第二管脚；所述的整合电路包括：信号选择电路、第一电阻、第二电阻、第一单端输入放大器、第二单端输入放大器、差分输入放大器；其中，所述信号选择电路的输入端接收一选择信号，所述信号选择电路的输出端与所述第一电阻的一端、所述第二电阻的一端均相连；所述第一单端输入放大器的输入端分别与所述第一管脚、所述第一电阻的另一端相连；所述第二单端输入放大器的输入端分别与所述第二管脚、所述第二电阻的另一端相连；所述差分输入放大器的正输入端与所述第一电阻的另一端相连；所述差分输入放大器的负输入端与所述第二电阻的另一端相连。
【技术特征摘要】
【专利技术属性】
技术研发人员：朱璟辉，张宝君，
申请(专利权)人：艺伦半导体技术股份有限公司，
类型：发明
国别省市：北京;11
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