半导体装置及其占空比校正方法制造方法及图纸

本发明专利技术提供一种半导体装置，包括占空比校正块和延迟锁定环。占空比校正块通过校正内部时钟的占空比来产生占空校正时钟、当延迟锁定环被复位时调整占空校正时钟的上升沿的相位、以及当延迟锁定环被锁定时调整占空校正时钟的下降沿的相位。延迟锁定环接收外部时钟以输出内部时钟，以及在占空比校正块调整占空校正时钟的上升沿的相位完成时将外部时钟延迟可变延迟量以输出内部时钟。

【技术实现步骤摘要】
半导体装置及其占空比校正方法相关申请的交叉引用本申请要求2012年11月30日向韩国知识产权局提交的申请号为10-2012-0137926的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的各种实施例总体而言涉及一种半导体装置，更具体而言，涉及一种半导体装置的时钟占空比校正方法。
技术介绍
时钟的占空比表示脉冲宽度相对于时钟的脉冲周期的比。换言之，占空比是激活状态的持续时间与时钟信号的总周期的比。一般地，在半导体集成电路中使用具有50:50的占空比的数字时钟，该占空比表示时钟的高电平时段的宽度与时钟的低电平时段的宽度大体相等。在一些数字电子设备中，将时钟的占空比准确地控制成50:50是重要的。例如，在与时钟同步地输入/输出数据的同步半导体装置中，当未准确地控制时钟的占空比时，数据可能会失真。近来，为了改善操作速度，使用了DDR（双数据速率）同步半导体装置。由于数据在时钟的下降沿以及时钟的上升沿被输入/输出，所以需要通过控制时钟的占空比来充分地保证数据余量。
技术实现思路
在一个实施例中，一种半导体装置的占空比校正方法包括以下步骤：第一占空比校正步骤：当通过校正外部时钟的占空比而产生占空校正时钟时，调整占空校正时钟的上升沿的相位；延迟锁定步骤：将外部时钟延迟可变延迟量，并且产生锁定的DLL时钟；以及第二占空比校正步骤：当通过校正DLL时钟的占空比而产生占空校正时钟时，调整占空校正时钟的下降沿的相位。在另一个实施例中，一种半导体装置包括：占空比校正块，所述占空比校正块被配置成：通过校正内部时钟的占空比来产生占空校正时钟、在延迟锁定环被复位时调整占空校正时钟的上升沿的相位、以及在延迟锁定环被锁定时调整占空校正时钟的下降沿的相位；以及延迟锁定环，所述延迟锁定环被配置成：接收外部时钟以输出内部时钟，以及当占空比校正块调整占空校正时钟的上升沿的相位完成时将外部时钟延迟可变延迟量以输出内部时钟。附图说明结合附图来描述本专利技术的特点、方面和实施例，其中：图1是根据本专利技术的一个实施例的半导体装置的框图；图2是说明图1的占空比校正块的一个详细实例的框图；图3是说明图2的占空比调整部的一个详细实例的电路图；图4A和图4B是说明图3的占空比调整部的操作的波形图；图5是根据本专利技术的另一个实施例的半导体装置的框图；图6是图5的占空比校正块的一个详细实例的框图；图7是图6的占空比调整部的一个详细实例的电路图；图8A和图8B是说明图7的占空比调整部的操作的波形图；以及图9是用于解释根据本专利技术的一个实施例的半导体装置的占空比校正方法的流程图。具体实施方式在下文中，将参照附图详细地描述根据本专利技术的各种实施例的半导体装置及其时钟占空比校正方法。当将外部时钟应用于半导体装置的内部操作时，可能由于各种内部信号延迟而在输出数据中产生时钟歪斜（clockskew）。为了补偿时钟歪斜，半导体装置可以经由延迟锁定环（DLL）来产生内部时钟，延迟锁定环通过模型延迟值tREP来补偿时钟歪斜，所述模型延迟值tREP通过从外部时钟对半导体装置的数据输出路径的延迟量建模而获得，由此产生DLL时钟。DLL时钟可以用在半导体装置的内部操作中，以与外部时钟同步地将数据输出到外部源。在图1中，半导体装置可以包括延迟锁定环10和占空比校正块20。延迟锁定环10可以被配置成将外部时钟EXTCLK延迟可变延迟量，并且产生内部时钟DLLCLK。通过以外部时钟EXTCLK的n（n是自然数）个周期对半导体装置的数据输出路径的延迟量建模而获得的模型延迟值tREP是确定上述可变延迟量的值的一个因素。占空比校正块20被配置成接收内部时钟DLLCLK、当延迟锁定环10被锁定时校正内部时钟DLLCLK的占空比、以及输出占空校正时钟DCCCLK。即，根据一个实施例的半导体装置能够校正延迟锁定环10所产生的内部时钟DLLCLK的占空比。延迟锁定环10可以包括可变延迟单元11、延迟模型单元12以及相位比较单元13。可变延迟单元11可以被配置成响应于延迟量调整信号DLL_CTRL来延迟外部时钟EXTCLK，以及产生内部时钟DLLCLK。延迟模型单元12可以被配置成将内部时钟DLLCLK延迟模型延迟值tREP，并且产生反馈时钟FBCLK。相位比较单元13可以被配置成将外部时钟EXTCLK的相位与反馈时钟FBCLK的相位进行比较，以及根据比较的结果来产生延迟量调整信号DLL_CTRL。相位比较单元13还可以被配置成改变延迟量调整信号DLL_CTRL直到外部时钟EXTCLK的相位与反馈时钟FBCLK的相位一致为止。当外部时钟EXTCLK的相位与反馈时钟FBCLK的相位一致时，相位比较单元13将延迟量调整信号DLL_CTRL的值锁定，并且激活DLL锁定信号DLL_LOCK使得延迟锁定环被锁定。在图2中，占空比校正块20可以包括校正单元21。校正单元21可以包括占空比调整部21_1、占空比控制码发生部21_2、以及占空比检测部21_3。占空比检测部21_3可以被配置成：当占空比校正使能信号DCCEN被激活时，检测占空校正时钟DCCCLK的占空比，以及产生增量信号INC和/或减量信号DEC。例如，当占空校正时钟DCCCLK的占空比大于50%（50%的占空比表示所考虑时间周期的50%被激活的信号）时，占空比检测部21_3可以激活减量信号DEC。当占空校正时钟DCCCLK的占空比小于50%时，占空比检测部21_3可以激活增量信号INC。占空比控制码发生部21_2可以被配置成：当占空比校正使能信号DCCEN被激活时，响应于增量信号INC和/或减量信号DEC而调整和输出占空比控制码C<0:15>。在占空比控制码C<0:15>中，码C<0:7>可以被设定成高电平作为初始值，码C<8:15>可以被设定成低电平作为初始值。占空比调整部21_1可以被配置成：响应于占空比控制码C<0:15>来校正内部时钟DLLCLK的占空比，以及产生占空校正时钟DCCCLK。以下将描述占空比调整部21_1的详细配置。占空比校正块20还可以包括：占空比校正使能信号发生单元22、占空比锁定检测单元23、以及占空比校正结束信号发生单元24。占空比锁定检测单元23可以被配置成：响应于激活的占空比校正使能信号DCCEN而检测增量信号INC和减量信号DEC上的变化，并且产生占空比锁定信号DCC_LOCK。在增量信号INC和/或减量信号DEC上检测出的连续变化可以表示占空比正在被调整为50%。然后，占空比锁定检测单元23可以激活占空比锁定信号DCC_LOCK。占空比校正结束信号发生单元24可以被配置成：响应于激活的占空比锁定信号DCC_LOCK而激活占空比校正结束信号DCC_END。此外，当占空比控制码C<0:15>中的码C<0>变成低电平、或者占空比控制码C<0:15>中的码C<15>变成高电平时，占空比校正结束信号发生单元24可以激活占空比校正结束信号DCC_END。这是因为不再有可利用本文档来自技高网...

【技术保护点】
一种半导体装置的占空比校正方法，包括以下步骤：第一占空比校正步骤：当通过校正外部时钟的占空比而产生占空校正时钟时，调整所述占空校正时钟的上升沿的相位；延迟锁定步骤：将所述外部时钟延迟可变延迟量，并且产生锁定的DLL时钟；以及第二占空比校正步骤：当通过校正所述DLL时钟的占空比而产生所述占空校正时钟时，调整所述占空校正时钟的下降沿的相位。

【技术特征摘要】
2012.11.30 KR 10-2012-01379261.一种半导体装置的占空比校正方法，包括以下步骤：第一占空比校正步骤：当通过校正外部时钟的占空比而产生占空校正时钟时，调整所述占空校正时钟的上升沿的相位；延迟锁定步骤：响应于第一占空比校正结束信号，将所述外部时钟延迟可变延迟量，并且产生锁定的DLL时钟；以及第二占空比校正步骤：响应于DLL锁定信号，调整所述占空校正时钟的下降沿的相位，其中，当对所述占空校正时钟的上升沿的相位的调整完成时，所述第一占空比校正步骤产生所述第一占空比校正结束信号，以及当外部时钟的相位与反馈时钟的相位一致时，所述延迟锁定步骤产生DLL锁定信号。2.如权利要求1所述的占空比校正方法，其中，所述第一占空比校正步骤包括以下步骤：检测所述占空校正时钟的占空比，并且产生第一占空比控制码；以及响应于所述第一占空比控制码来调整所述占空校正时钟的上升沿的相位。3.如权利要求2所述的占空比校正方法，其中，所述延迟锁定步骤包括以下步骤：响应于所述第一占空比控制码来调整模型延迟值；将所述DLL时钟延迟所述模型延迟值，并且产生反馈时钟；以及调整所述可变延迟量直到所述外部时钟的相位与所述反馈时钟的相位一致为止，并且产生所述DLL时钟。4.如权利要求1所述的占空比校正方法，其中，所述第二占空比校正步骤包括以下步骤：检测所述占空校正时钟的占空比，并且产生第二占空比控制码；以及响应于所述第二占空比控制码来调整所述占空校正时钟的下降沿的相位。5.一种半导体装置，包括：占空比校正块，所述占空比校正块被配置成：通过校正内部时钟的占空比来产生占空校正时钟、在延迟锁定环被复位时调整所述占空校正时钟的上升沿的相位、以及接收DLL时钟信号并响应于所述DLL时钟信号来调整所述占空校正时钟的下降沿的相位；以及所述延迟锁定环，被配置成：接收外部时钟和第一占空比校正结束信号以输出所述内部时钟，以及将所述外部时钟延迟可变延迟量以输出所述内部时钟，其中，当所述延迟锁定环被锁定时，所述延迟锁定环产生所述DLL锁定信号，以及当对所述占空校正时钟的上升沿的相位的调整完成时，所述占空比校正块产生第一占空比校正结束信号。6.如权利要求5所述的半导体装置，其中，所述占空比校正块包括：占空比校正使能信号发生单元，所述占空比校正使能信号发生单元被配置成：响应于激活的锁定信号而激活占空比校正使能信号，以及在占空比校正结束信号被激活时将所述占空比校正使能信号去激活；占空比锁定检测单元，所述占空比锁定检测单元被配置成：响应于激活的占空比校正使能信号而检测增量信号和减量信号上的变化，以及产生占空比锁定信号；以及占空比校正结束信号发生单元，所述占空比校正结束信号发生单元被配置成：响应于激活的占空比锁定信号而激活所述占空比校正结束信号。7.如权利要求5所述的半导体装置，其中，所述延迟锁定环包括：可变延迟单元，所述可变延迟单元被配置成：响应于延迟量调整信号而调整所述外部时钟的延迟量，以及输出所述内部时钟；延迟模型单元，所述延迟模型单元被配置成：将所述内部时钟延迟模型延迟值，以及产生反馈时钟；以及相位比较单元，所述相位比较单元被配置成：将所述外部时钟的相位与所述反馈时钟的相位进行比较以产生所述延迟量调整信号，以及产生DLL锁定信号，所述DLL锁定信号在所述外部时钟的相位与所述反馈时钟的相位一致时被激活。8.如权利要求7所述的半导体装置，其中，所述占空比校正块包括：占空比校正使能信号发生单元，所述占空比校正使能信号发生单元被配置成：响应于DLL复位信号而激活第一校正使能信号、响应于DLL锁定信号而激活第二校正使能信号、以及当所述第一校正使能信号和所述第二校正使能信号中的一个被激活时激活占空比校正使能信号。9.如权利要求8所述的半导体装置，其中，所述占空比校正块包括：校正单元，所述校正单元被配置成：响应于所...

【专利技术属性】
技术研发人员：徐荣锡，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR