具有自对准端对端导线结构的半导体器件及其制造方法技术

本发明专利技术公开了具有自对准端对端导线结构的半导体器件以及使用镶嵌技术形成半导体器件的方法，该方法提供了端对端间隔小于60nm而没有形成短路的自对准导线。该方法包括使用至少一个牺牲硬掩模层来生成芯棒并且在该芯棒中形成空隙。该牺牲硬掩模层形成在有利地是绝缘材料的基底材料上方。在一些实施例中，另一个硬掩模层也设置在基底材料上方，并设置在芯棒下方。间隔件材料形成在芯棒的侧面，并且填充空隙。间隔件材料起到掩模的作用，并且执行至少一次蚀刻操作，以将间隔件材料的图案转印到基底材料中。图案化的基底材料包括沟槽和升高部分。使用镶嵌技术在沟槽中形成导电部件。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了具有自对准端对端导线结构的半导体器件以及使用镶嵌技术形成半导体器件的方法，该方法提供了端对端间隔小于60nm而没有形成短路的自对准导线。该方法包括使用至少一个牺牲硬掩模层来生成芯棒并且在该芯棒中形成空隙。该牺牲硬掩模层形成在有利地是绝缘材料的基底材料上方。在一些实施例中，另一个硬掩模层也设置在基底材料上方，并设置在芯棒下方。间隔件材料形成在芯棒的侧面，并且填充空隙。间隔件材料起到掩模的作用，并且执行至少一次蚀刻操作，以将间隔件材料的图案转印到基底材料中。图案化的基底材料包括沟槽和升高部分。使用镶嵌技术在沟槽中形成导电部件。【专利说明】
本专利技术涉及半导体器件以及使用镶嵌技术和牺牲硬掩模层形成该半导体器件的方法。
技术介绍
在当今快速发展的半导体制造业中，有一股驱动力使得部件尺寸越来越小。导线对于任何集成电路和其他半导体器件来说都是非常关键的，因为它们将有源器件互连起来并传输能够使半导体器件工作的电流和信号。不断减小部件尺寸的驱动也应用于导线。随着集成水平的不断提高，形成越来越短的导线以及形成彼此距离很近但彼此间未形成短路的导线变得更有利。这适用于彼此相隔很近也被称为引线的导线，同时也适用于端对端对齐，即纵向上对齐的导线。镶嵌技术和其他图案化技术用来限定导线和其他部件，并且各种工艺用于形成实际的导线。相对于可以实现的导电部件的最小尺寸，所有这些技术都存在局限。在没有造成短路的情况下，可以实现的相邻导电部件之间的最小间隔差也受到限制。
技术实现思路
本专利技术提供了一种先进的技术，其能够限定并形成越来越短的导线以及间隔越来越紧密的导电部件。根据本专利技术的一个方面，提供了 一种形成半导体器件的方法，包括:提供衬底，材料层位于衬底上方并且硬掩模层位于材料层上方；图案化硬掩模层，从而形成至少一条硬掩模线；在硬掩模线中形成空隙；在衬底上方，包括在硬掩模线上方形成间隔件材料，并且填充空隙；各向异性地蚀刻部分间隔件材料以形成包括沿硬掩模线的侧面设置并填充空隙但不在硬掩模线上方的间隔件材料的间隔件图案；以及蚀刻未被间隔件图案覆盖的区域中的材料层，从而形成包括沟槽的材料层图案。优选地，该方法还包括在蚀刻前，去除硬掩模线。优选地，材料层是绝缘材料，并且该方法还包括在材料层上方形成导电材料，并在蚀刻之后填充沟槽，然后进行平坦化以从材料层上方去除部分导电材料，从而露出材料层的上表面并且在沟槽中形成导电材料的图案。优选地，材料层是绝缘材料，并且该方法还包括在蚀刻之后在材料层上方形成导电材料，然后进行平坦化以去除部分导电材料，从而露出材料层的上表面并且在沟槽中形成导电材料的图案。优选地，导电材料的图案包括直线对齐的导线，导线在纵向上被材料层的一段隔开60nm以下的距离。优选地，衬底还包括位于材料层和硬掩模层之间的另一个硬掩模层，并且图案化硬掩模层还包括对另一个硬掩模层进行图案化，使得硬掩模线包括硬掩模层和另一个硬掩模层。优选地，硬掩模层包括SiN、SiON以及含硅抗反射涂层(ARC)中的一种，所述另一个硬掩模层包括旋涂碳和非晶碳中的一种。优选地，衬底包括设置在材料层和硬掩模层之间另一个硬掩模层，并且该方法还包括在蚀刻材料层之前，蚀刻未被间隔件图案覆盖的区域中的另一个硬掩模层，然后去除间隔件材料。优选地，该方法还包括在蚀刻另一个硬掩模之前，去除硬掩模线。优选地，材料层是绝缘材料，并且该方法还包括在蚀刻材料层之后，去除另一个硬掩模并在沟槽中形成导电材料。优选地，形成空隙包括涂覆光刻胶，图案化光刻胶以及进行蚀刻以形成空隙。优选地，对硬掩模层进行图案化包括形成光刻胶图案并进行蚀刻，至少一条硬掩模线包括多条硬掩模线，材料层图案包括多个沟槽，并且方法还包括用导电材料填充沟槽。根据本专利技术的另一方面，提供了一种形成半导体器件的方法，包括:提供衬底，绝缘层位于其上；在绝缘层上方形成多个牺牲硬掩模层；对多个牺牲硬掩模层进行图案化，从而形成牺牲硬掩模线；在硬掩模线中形成空隙；形成包括位于牺牲硬掩模线的侧面并填充空隙的材料的材料图案；去除牺牲硬掩模线；将材料图案用作掩模，并且在绝缘材料中蚀刻沟槽；去除材料，从而在包括沟槽和升高部分的绝缘材料中生成图案；用导电材料填充沟槽。优选地，在牺牲硬掩模线的侧面形成材料包括在衬底上方，包括在牺牲硬掩模线上方形成材料，然后执行减小材料的厚度的各向异性蚀刻，从而形成材料图案。优选地，用导电材料填充沟槽包括在升高部分上方沉积导电材料，并且填充沟槽，然后进行抛光以平坦化。优选地，衬底还包括设置在绝缘材料上方的硬掩模层，多个牺牲硬掩模层形成在硬掩模层上方，该方法还包括在蚀刻之前将材料图案用作掩模来对硬掩模层进行蚀刻，并且该方法还包括在去除材料之后去除硬掩模层。根据本专利技术的又一方面，提供了一种形成半导体器件的方法，包括:提供衬底，第一材料层位于其上方并且第二材料层位于第一材料层的上方；在第二材料层的上方形成至少一个牺牲硬掩模层；对至少一个牺牲硬掩模层进行图案化，从而形成至少一条牺牲硬掩模线；在至少一条牺牲硬掩模线中形成空隙；在衬底上方，包括在牺牲硬掩模线上方形成间隔件材料，并填充空隙；去除部分间隔件材料以形成包括沿至少一条牺牲硬掩模线的侧面设置并且填充空隙但是不在至少一个牺牲硬掩模线的上方的间隔件材料的间隔件图案；去除至少一条牺牲硬掩模线；以及进行蚀刻以将间隔件图案转印到所述第一层，从而形成第一材料层图案。优选地，第一材料层包括绝缘材料，并且第二材料层包括硬掩模层。优选地，蚀刻包括首先蚀刻第二材料层然后蚀刻第一材料层，第一材料层图案包括沟槽，并且该方法还包括在蚀刻之后，去除间隔件图案和第二材料层，并在沟槽中形成导电材料。优选地，在沟槽中形成导电材料包括在第一材料层图案的升高部分的上方形成导电材料，并且填充沟槽，然后从第一材料层图案的升高部分去除导电层。【专利附图】【附图说明】当结合附图阅读时，根据以下详细描述最容易理解本专利技术。需要强调的是，根据惯例，无需按比例绘制附图中的各个部件。相反，为了清楚，可以任意增大或减小各个部件的尺寸。在说明书和附图中，类似的标号表示类似的部件。图1A和图1B至图8A和图8B示出了根据本专利技术的一个实施例的工艺操作序列。每组附图(例如图4A、图4B)包括表不立体图的A后缀图和表不顶部平面图的B后缀图；以及图9是示出图8A、图SB所示的工艺阶段之后的工艺操作序列的后续步骤的顶视图。【具体实施方式】本专利技术提供了工艺操作以及工艺操作序列的各个实施例。该工艺操作用于形成包括沟槽的图案化基底材料，其中导电图案可形成在沟槽中。在一些实施例中，工艺操作序列用于形成导线。在一些实施例中，导线是自对准、端对端且间隔很小。在一个实施例中，导线是自对准、端对端且导线间的间隔小于60纳米。在一些实施例中，本专利技术中的工艺操作利用一个或多个牺牲硬掩模层。由一个牺牲硬掩模层或多个牺牲硬掩模层形成线，并且在线中形成断口或空隙。在执行工艺操作序列之后，镶嵌工艺技术用于形成导线，并且在一个实施例中，导线是自对准端对端的且被包括介电插塞的介电材料间隔开，其中通过使用形成在一个或多个牺牲硬掩模层的线中的空隙来形成介电插塞。现在参照附图，图1A和图1B分别提供了根据本专利技术的工艺操作序列中的阶段的立体图和顶部本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，所述方法包括：提供衬底，材料层位于所述衬底上方并且硬掩模层位于所述材料层上方；图案化所述硬掩模层，从而形成至少一条硬掩模线；在所述硬掩模线中形成空隙；在所述衬底上方，包括在所述硬掩模线上方形成间隔件材料，并且填充所述空隙；各向异性地蚀刻部分所述间隔件材料以形成包括沿所述硬掩模线的侧面设置并填充所述空隙但不在所述硬掩模线上方的所述间隔件材料的间隔件图案；以及蚀刻未被所述间隔件图案覆盖的区域中的所述材料层，从而形成包括沟槽的材料层图案。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李佳颖，谢志宏，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71