本发明专利技术公开了一种功率半导体器件，包含有一具有第一导电型的半导体基底；一外延层，位于所述半导体基底上；一具有第二导电型离子阱，位于所述外延层中，其中所述离子阱具有一接面深度；一栅极沟槽，位于所述外延层中，且所述栅极沟槽的深度大于所述接面深度；一栅极氧化层，位于所述栅极沟槽表面；一栅极，位于所述栅极沟槽内；以及一具有所述第二导电型的袋形掺杂区，位于所述外延层中且紧邻并至少覆盖所述栅极沟槽的转角部分。
【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种功率半导体器件，包含有一具有第一导电型的半导体基底；一外延层，位于所述半导体基底上；一具有第二导电型离子阱，位于所述外延层中，其中所述离子阱具有一接面深度；一栅极沟槽，位于所述外延层中，且所述栅极沟槽的深度大于所述接面深度；一栅极氧化层，位于所述栅极沟槽表面；一栅极，位于所述栅极沟槽内；以及一具有所述第二导电型的袋形掺杂区，位于所述外延层中且紧邻并至少覆盖所述栅极沟槽的转角部分。【专利说明】
本专利技术大体上关于半导体器件
，特别是关于一种具有低密勒电容的金氧半场效应晶体管(MOSFET)器件及其制作方法。
技术介绍
在传统的功率晶体管中，平面型功率器件(DMOS)因来自于沟道区域(channelregion)、积累层(accumulation layer)以及接面场效应晶体管(JFET)的贡献,而使得导通电阻(on-resistance)上升。为了降低上述区域的电阻，沟渠型功率器件(UMOS)于是被提出来，更因为UMOS结构不存在的JFET区域，因此可以缩小UMOS器件的单元尺寸以提高沟道密度(channeldensity)，可以进一步降低导通电阻，但另一方面，UMOS器件也因其结构的关系导致栅极漏极间电容(密勒电容)上升而使得开关速度变慢。
技术实现思路
因此，本专利技术的目的，即在提供一种功率半导体器件及其制作方法，以降低密勒电容。根据本专利技术的优选实施例，本专利技术提供一种功率半导体器件，包含有一具有第一导电型的半导体基底 ；一外延层，位于所述半导体基底上；一具有第二导电型离子阱，位于所述外延层中，其中所述离子阱具有一接面深度；一栅极沟槽，位于所述外延层中，且所述栅极沟槽的深度大于所述接面深度；一栅极氧化层，位于所述栅极沟槽表面；一栅极，位于所述栅极沟槽内；以及一具有所述第二导电型的袋形掺杂区，位于所述外延层中且紧邻并至少覆盖所述栅极沟槽的转角部分。为让本专利技术的上述目的、特征及优点能更明显易懂，下文特举优选实施方式并配合所附图式作详细说明如下。然而如下的优选实施方式与图式仅供参考与说明用，并非用来对本专利技术加以限制。【专利附图】【附图说明】图1至图8为依据本专利技术一实施例所绘示的沟渠型功率晶体管器件的制造方法示意图。图9例示出袋形掺杂区进一步延伸至栅极沟槽底部的示意图。图10至图14为依据本专利技术另一实施例所绘示的沟渠型功率晶体管器件的制造方法示意图。其中，附图标记说明如下:10 半导体基底 110垫层11外延层112开口Ila主表面120 硬掩膜层18栅极氧化层 122栅极沟槽20a栅极122a底部22源极掺杂区122b转角部分26袋形掺杂区122c垂直侧壁30层间介电层210离子阱32阻挡层230接触洞34金属层250接触掺杂区34a接触件 【具体实施方式】请参阅图1至图8，其为依据本专利技术一实施例所绘示的沟渠型功率晶体管器件的制造方法示意图。首先，如图1所示，提供一半导体基底10，例如N型重掺杂的硅基底，其可作为晶体管器件的漏极(drain)。接着，利用一外延工艺于半导体基底10上形成一外延层11，例如N型外延娃层。接着，可以在外延层11表面形成一垫层110，例如，娃氧垫层。如图2所示，接着于外延层11上沉积一硬掩膜层120，例如氮化硅层，然后，利用光刻胶以及光刻工艺，于硬掩膜层120中形成开口 112。接着将光刻胶去除，然后，利用干刻蚀工艺，经由硬掩膜层120中的开口 112刻蚀外延层11至一预定深度，如此形成栅极沟槽122。栅极沟槽122包含有一底部122a衔接底部122a的转角部分122b及垂直侧壁122c。如图3所示，接着可以进行一氧化工艺，于栅极沟槽122表面形成一牺牲氧化层(未示于图中)，再将此牺牲氧化层去除。然后，将硬掩膜层120以及垫层110去除，裸露出外延层11的主表面11a。如图4所示，接着进行一热氧化工艺，于裸露出来的外延层11的表面以及栅极沟槽122的表面，包括底部122a、转角部分122b及垂直侧壁122c，形成一栅极氧化层18，接下来，进行一化学气相沉积工艺，全面沉积一多晶硅层(未示于图中)填满栅极沟槽122。接着进行一刻蚀工艺，将部分厚度的多晶硅层蚀除，裸露出栅极氧化层18，而剩下的多晶硅层则构成沟渠栅极20a。接着，如图5所示，进行一离子注入工艺，于外延层11中形成一离子阱210，例如P型阱。然后，继续进行一热驱入工艺，将注入外延层11中的掺质活化。根据本专利技术实施例，离子阱210的接面深度小于栅极沟槽122的深度，换句话说，栅极沟槽122的底部122a及转角部分122b均位于外延层11中。根据本专利技术另一实施例，形成离子阱210的离子注入工艺及热驱入工艺也可以在栅极沟槽122形成之前进行。如图6所示，利用光刻工艺及离子注入工艺分别于外延层11表面形成一源极掺杂区22，例如N+源极掺杂区，以及于外延层11中在靠近栅极沟槽122的转角部分122b形成一袋形掺杂区26，例如，P型掺杂区，其中，袋形掺杂区26可以横跨离子阱210与外延层11的接面，其至少覆盖住栅极沟槽122的转角部分122b，或者可以进一步延伸至栅极沟槽122的底部122a，如图9所示。如此即可降低密勒电容。根据本专利技术实施例，袋形掺杂区26的注入浓度大于外延层11的注入浓度。根据本专利技术实施例，形成袋形掺杂区26的离子注入工艺是在形成源极掺杂区22的离子注入工艺之前进行。根据本专利技术实施例，在形成袋形掺杂区26及源极掺杂区22的离子注入工艺依序完成后，进行热驱入工艺，同时活化袋形掺杂区26及源极掺杂区22的掺质。根据本专利技术实施例，形成袋形掺杂区26的离子注入次数可以是单次或多次，能量可以介于200KeV至2MeV之间，而剂量可以介于10natoms/cm2至1014atoms/cm2之间。最后，如图7-8所示，进行接触洞及金属化工艺，包括形成层间介电层30，于层间介电层30中以及外延层11表面刻蚀出一接触洞230，于接触洞230底部以离子注入工艺形成接触掺杂区250，例如P+掺杂区，然后沉积阻挡层32及金属层34，并使金属层34填满接触洞230以构成接触件34a。本专利技术由于增加了袋形掺杂区26，使得垂直沟道200可以延伸进入外延层11至接近栅极沟槽122的底部122a，进而降低了密勒电容。请参阅图10至图14，其为依据本专利技术另一实施例所绘示的沟渠型功率晶体管器件的制造方法示意图。首先，如图10所示，同样先提供一半导体基底10，例如N型重掺杂的硅基底，其可作为晶体管器件的漏极。接着利用一外延工艺于半导体基底10上形成一外延层11，例如N型外延娃层。接着，可以在外延层11表面形成一垫层110，例如，娃氧垫层。接着进行一离子注入工艺于外延层11中形成一离子阱210，例如P型阱。然后，继续进行一热驱入工艺，将注入外延层11中的掺质活化。根据本专利技术实施例，离子阱210的接面深度小于栅极沟槽122的深度，换句话说，栅极沟槽122的底部122a及转角部分122b均位于外延层11中。如图11所示，接着于外延层11上沉积一硬掩膜层120，例如氮化硅层，然后，利用光刻胶以及光刻工艺于硬掩膜层12中形成开口 112。接着将光刻胶去除，然后，利用干刻蚀工艺经由硬掩膜层12中的开口 112刻本文档来自技高网...
【技术保护点】
一种功率半导体器件，其特征在于，包含：一半导体基底，具有第一导电型；一外延层，位于所述半导体基底上；一离子阱，具有第二导电型且位于所述外延层中，其中所述离子阱具有一接面深度；一栅极沟槽，位于所述外延层中，且所述栅极沟槽的深度大于所述接面深度；一栅极氧化层，位于所述栅极沟槽表面；一栅极，位于所述栅极沟槽内；以及一袋形掺杂区，具有所述第二导电型并位于所述外延层中，且紧邻并至少覆盖所述栅极沟槽的转角部分。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：林永发，
申请(专利权)人：茂达电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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