降低外延中的图案负载效应制造技术

降低外延中的图案负载效应。一种方法包括：在半导体衬底上方形成栅极堆叠件，在半导体衬底中且邻近于栅极堆叠件形成开口，以及实施第一外延在开口中生长第一半导体层。实施回蚀刻以减小第一半导体层的厚度。实施第二外延以在第一半导体层上方生长第二半导体层。第一半导体层和第二半导体层具有不同的组成。

【技术实现步骤摘要】

本专利技术涉及半导体器件，更具体而言，涉及外延工艺。
技术介绍
在过去数十年中，半导体器件(例如，金属氧化物半导体(MOS)器件)尺寸的减小和固有特性使集成电路在速度、性能、密度和每单位功能成本方面具有持续的改进。根据MOS器件的设计和其中一个固有特性，调节位于MOS器件的源极和漏极之间的栅极下方的沟道区的长度来改变与沟道区相关的电阻，从而影响MOS器件的性能。更具体地说，缩短沟道区的长度来降低MOS器件的源极到漏极电阻，假设其他参数保持相对恒定，当对MOS器件的栅极施加足够的电压时，这可以使源极和漏极之间的电流增加。为进一步提高MOS器件的性能，可以在MOS器件的沟道区中引入应力来提高载流子迁移率。一般来说，期望在n型MOS(“NMOS”)器件的沟道区中沿源极到漏极方向产生拉伸应力，而在p型MOS(“PMOS”)器件的沟道区中沿源极到漏极方向产生压缩应力。向PMOS器件的沟道区施加压缩应力的常用方法是在源极和漏极区中生长SiGe应激件。这样的方法通常包括以下步骤：在半导体衬底上形成栅极堆叠件，在栅极堆叠件的侧壁上形成间隔件，在硅衬底中沿着栅极间隔件形成凹槽，在凹槽中外延生长SiGe应力件以及退火。由于SiGe比硅具有更大的晶格常数，因此SiGe在退火后扩展并且向位于源极SiGe应力件和漏极SiGe应力件之间的沟道区中施加压缩应力。然而，上述方法具有图案负载效应(pattern-loading effects)的缺陷，这是由于图案密度方面的差异引起的。图案负载效应是在较高图案密度区和较低图案密度区同时外延生长时所产生的一种现象。由于膜在一个位置与另一位置的生长速度不同，根据局部图案密度，生长量变得局部密集或者稀疏，并且这使得所得到的膜的厚度不均匀。已经表明有效图案密度方面的大变化产生了显著和不期望的膜厚度变化。例如，被具有大的电介质面积比(意味着用于外延生长的表面积较小)的区域围绕的有源区比其他有源区具有更快的外延层生长。此外，在装有稀疏的有源区的区域的外延层的组成与在装有密集的有源区的区域的外延层的组成不同。具体来说，这种不均匀性使得器件形成工艺难于控制并且可以对器件性能造成不利影响。可以通过调节外延参数来降低图案负载效应，诸如降低操作压力或者调节前体流速。然而，作为副作用，诸如组成的其他外延性能也受压力和气体流速的变化的影响。此外，使用这种方法降低图案负载效应的量并不让人满意。
技术实现思路
为了现有技术中存在的问题，根据本专利技术的一方面，提供了一种方法，包括：在半导体衬底上方形成栅极堆叠件；在所述半导体衬底中且邻近于所述栅极堆叠件形成开口；实施第一外延以在所述开口中生长第一半导体层；实施回蚀刻以减小所述第一半导体层的厚度；以及实施第二外延以在所述第一半导体层上方生长第二半导体层。在所述的方法中，所述第一半导体层和所述第二半导体层包含硅锗，并且其中所述第二半导体层中的锗百分比大于所述第一半导体层中的锗百分比。所述的方法进一步包括：在所述第一外延和所述第二外延期间，将p型杂质分别掺杂到所述第一半导体层和所述第二半导体层中，并且所述第一半导体层中的p型杂质百分比低于所述第二半导体层中的p型杂质百分比。在所述的方法中，使用HCl和GeH4作为蚀刻气体实施所述回蚀刻。在所述的方法中，当所述回蚀刻完成时，所述第一半导体层的顶端与所述半导体衬底的顶面齐平或者低于所述半导体衬底的顶面。在所述的方法中，所述第二半导体层的顶面高于所述半导体衬底的顶面。在所述的方法中，所述第一外延的步骤伴随原位实施所述回蚀刻，并且通过关闭在所述第一外延中使用的工艺气体中的含硅气体来将工艺从所述第一外延过渡到所述回蚀刻。根据本专利技术的另一方方面，提供了一种方法，包括：在半导体衬底上方形成第一栅极堆叠件和第二栅极堆叠件；在所述半导体衬底中且邻近于所述第一栅极堆叠件和所述第二栅极堆叠件分别形成第一开口和第二开口，其中所述第一开口的横向尺寸大于所述第二开口的横向尺寸；实施第一外延以在所述第一开口和所述第二开口中分别生长第一半导体层和第二半导体层，其中所述第二半导体层的厚度大于所述第一半导体层的第一厚度；对所述第一半导体层和所述第二半导体层同时实施回蚀刻，其中在所述回蚀刻之后，所述第一半导体层和所述第二半导体层的厚度彼此基本上相等；以及实施第二外延以在所述第一半导体层和所述第二半导体层上方分别生长第三半导体层和第四半导体层。在所述的方法中，所述第三半导体层和所述第四半导体层的组成不同于所述第一半导体层和所述第二半导体层的组成。在一个实施例中，所述第一半导体层、所述第二半导体层、所述第三半导体层和所述第四半导体层包含硅锗，并且其中所述第一半导体层和所述第二半导体层中的锗百分比低于所述第三半导体层和所述第四半导体层中的锗百分比。所述的方法进一步包括：在所述第一外延和所述第二外延中原位掺杂p型杂质，并且其中所述第一半导体层和所述第二半导体层中的p型杂质百分比低于所述第三半导体层和所述第四半导体层中的p型杂质百分比。在所述的方法中，使用HCl和GeH4作为蚀刻气体实施所述回蚀刻。在所述的方法中，当所述回蚀刻完成时，所述第一半导体层和所述第二半导体层的顶端与所述半导体衬底的顶面基本上齐平或者低于所述半导体衬底的顶面。在所述的方法中，所述第三半导体层和所述第四半导体层的顶面高于所述半导体衬底的顶面，并且所述第三半导体层和所述第四半导体层的底面低于所述半导体衬底的顶面。根据本专利技术的又一方面，提供了一种方法，包括：在半导体衬底上方形成栅极堆叠件；在所述半导体衬底中且邻近于所述栅极堆叠件形成开口；实施第一外延以在所述开口中生长第一硅锗层，其中所述第一硅锗层具有第一锗原子百分比；实施回蚀刻以减小所述第一硅锗层的厚度；以及在所述回蚀刻之后，实施第二外延以在所述第一硅锗层上方生长第二硅锗层，其中所述第二硅锗层具有第二锗原子百分比，所述第二锗原子百分比高于所述第一锗原子百分比。在所述的方法中，形成的所述第二硅锗层接触所述第一硅锗层。在所述的方法中，使用包含括HCl、GeH4的工艺气体和含硅工艺气体实施所述第一外延，并且其中通过关闭所述含硅工艺气体和继续引入HCl和GeH4来实施所述回蚀刻。在所述的方法中，用比值介于约1/5和约1/2之间的HCl流速和GeH4流速来实施所述回蚀刻。在所述的方法中，当所述回蚀刻本文档来自技高网...

【技术保护点】
一种方法，包括：在半导体衬底上方形成栅极堆叠件；在所述半导体衬底中且邻近于所述栅极堆叠件形成开口；实施第一外延以在所述开口中生长第一半导体层；实施回蚀刻以减小所述第一半导体层的厚度；以及实施第二外延以在所述第一半导体层上方生长第二半导体层。

【技术特征摘要】
2012.11.07 US 13/671,2431.一种方法，包括：
在半导体衬底上方形成栅极堆叠件；
在所述半导体衬底中且邻近于所述栅极堆叠件形成开口；
实施第一外延以在所述开口中生长第一半导体层；
实施回蚀刻以减小所述第一半导体层的厚度；以及
实施第二外延以在所述第一半导体层上方生长第二半导体层。
2.根据权利要求1所述的方法，其中，所述第一半导体层和所述第二
半导体层包含硅锗，并且其中所述第二半导体层中的锗百分比大于所述第
一半导体层中的锗百分比。
3.根据权利要求1所述的方法，进一步包括：在所述第一外延和所述
第二外延期间，将p型杂质分别掺杂到所述第一半导体层和所述第二半导
体层中，并且所述第一半导体层中的p型杂质百分比低于所述第二半导体
层中的p型杂质百分比。
4.根据权利要求1所述的方法，其中，使用HCl和GeH4作为蚀刻气
体实施所述回蚀刻。
5.根据权利要求1所述的方法，其中，当所述回蚀刻完成时，所述第
一半导体层的顶端与所述半导体衬底的顶面齐平或者低于所述半导体衬底
的顶面。
6.根据权利要求1所述的方法，其中，所述第二半导体层的顶面高于
所述半导体衬底的顶面。
7.根据权利要求1所述的方法，其中，所述第一外延的步骤伴随原位
实施所述回蚀刻，并且通过关闭在所述第一外延中使用的工艺气体中的含
硅气体来将工艺从所...

【专利技术属性】
技术研发人员：宋学昌，郭紫微，陈冠宇，李昆穆，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：