电压调整电路制造技术

本发明专利技术公开了一种电压调整电路，在作为补偿电容的第二MOS晶体管的源极和地之间串接有连接成二极管结构的第三MOS晶体管，并通过一电流源为串接结构提供电流，串接结构能够为第二MOS晶体管的源漏电极提供一固定电压，该固定电压能够降低第二MOS晶体管在实际工作时所承受的电压，能使得在电压调整电路的输出电压为高压时，第二MOS晶体管的栅极和源漏极电压保持为低压，所以本发明专利技术中的第二MOS晶体管能够采用低压器件，能大大减少第二MOS晶体管的栅极氧化层所需厚度，同时能提高第二MOS晶体管的单位面积电容，在所需补偿电容值保持不变的情况下，能大大减少第二MOS晶体管的面积，从而能减少电路面积，降低芯片成本。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路，特别是涉及一种电压调整电路（VR）。
技术介绍
如图1所示，是现有电压调整电路的结构示意图，现有电压调整电路，包括：一运算放大器101，所述运算放大器101的一个输入端接参考电压Vref，另一个输入端接反馈电压feedback，所述运算放大器101的工作电源为外部电压vext。一第一NMOS驱动管102，所述第一NMOS驱动管102的源极作为基准电压vpwr的输出端，所述第一NMOS驱动管102的漏极连接外部电压vext；所述第一NMOS驱动管102的栅极连接所述运算放大器101的输出端。在所述第一NMOS驱动管102的源极和地之间串联第一电阻1034和第二电阻1045，所述第一电阻103和所述第二电阻104的连接端提供所述反馈电压feedback到所述运算放大器101的另一个输入端。一第二MOS晶体管105，所述第二MOS晶体管105的栅极连接所述运算放大器101的输出端，所述第二MOS晶体管105的源漏极连接在一起并接地，所述第二MOS晶体管105组成一电容结构并作为电压调整电路的补偿电容。第二MOS晶体管105的耐压能力要大于电压调整电路输出的基准电压，当电压调整电路输出的基准电压为高压如3.3V以上的电压，第二MOS晶体管105的栅极也必须要能承受高压，这样第二MOS晶体管105必须采用高压器件，而高压器件为了耐高压，栅氧化层厚度必须增加，较厚的栅氧化层又会导致器件的单位面积电容值很小，因此当所需的补偿电容值相同时，在栅氧化层的厚度增加后必须增加高压器件的面积才能保持补充电容不变，这会导致器件的面积很大。在一些情况下，可能第二MOS晶体管105的电容的面积比VR电路面积本身更大
技术实现思路
本专利技术所要解决的技术问题是提供一种电压调整电路，能减少电路面积，降低芯片成本。为解决上述技术问题，本专利技术提供的电压调整电路包括：一运算放大器，所述运算放大器的一个输入端接参考电压，另一个输入端接反馈电压，所述运算放大器的工作电源为外部电压。一第一NMOS驱动管，所述第一NMOS驱动管的源极作为电压调整电路的输出端，所述第一NMOS驱动管的漏极连接外部电压；所述第一NMOS驱动管的栅极连接所述运算放大器的输出端。在所述第一NMOS驱动管的源极和地之间串联第一电阻和第二电阻，所述第一电阻和所述第二电阻的连接端提供所述反馈电压到所述运算放大器的另一个输入端。一第二MOS晶体管，所述第二MOS晶体管的栅极连接所述运算放大器的输出端，所述第二MOS晶体管的源漏极连接在一起并组成一电容结构并作为电压调整电路的补偿电容。一个以上的第三MOS晶体管，所述第三MOS晶体管的源极和栅极连接在一起组成二极管结构，各所述第三MOS晶体管串接于所述第二MOS晶体管的源漏极和地之间。一电流源，该电流源连接到所述第二MOS晶体管的源漏极并为串接起来的各所述第三MOS晶体管提供电流。进一步的改进是，所述电压调整电路的输出电压为3.3V以上的高压，所述第二MOS晶体管为耐压小于2V的低压器件，串接起来的各所述第三MOS晶体管为所述第二MOS晶体管的源漏电极提供一固定电压，该固定电压保证在所述电压调整电路的输出电压为3.3V以上的高压时，所述第二MOS晶体管栅极和源漏极之间的电压小于2V。进一步的改进是，所述第二MOS晶体管为一NMOS晶体管；或者，所述第二MOS晶体管为一NMOS晶体管。进一步的改进是，各所述第三MOS晶体管为NMOS晶体管；或者，各所述第三MOS晶体管为PMOS晶体管。本专利技术通过在作为补偿电容的第二MOS晶体管的源极和地之间串接一个以上的连接成二极管结构的第三MOS晶体管，并通过一电流源为串接的各第三MOS晶体管提供电流，能够为第二MOS晶体管的源漏电极提供一固定电压，且该固定电压能够通过电流源的大小以及第三MOS晶体管的大小和数量进行调节，该固定电压能够降低第二MOS晶体管在实际工作时所承受的电压，能使得在电压调整电路的输出电压为高压时，第二MOS晶体管的栅极和源漏极电压保持为低压，所以本专利技术中的第二MOS晶体管能够采用低压器件，这能大大减少第二MOS晶体管的栅极氧化层所需厚度，也能够同时提高第二MOS晶体管的单位面积的电容，在所需的补偿电容值保持不变的情况下，能大大减少第二MOS晶体管的面积，从而能减少电路面积，降低芯片成本。附图说明下面结合附图和具体实施方式对本专利技术作进一步详细的说明：图1是现有电压调整电路的结构示意图；图2是本专利技术实施例电压调整电路的结构示意图。具体实施方式如图2所示，是本专利技术实施例电压调整电路的结构示意图。本专利技术实施例电压调整电路，包括：一运算放大器1，所述运算放大器1的一个输入端接参考电压Vref，另一个输入端接反馈电压feedback，所述运算放大器1的工作电源为外部电压vext。一第一NMOS驱动管2，所述第一NMOS驱动管2的源极作为所述电压调整电路的输出电压vpwr的输出端，所述第一NMOS驱动管2的漏极连接外部电压vext；所述第一NMOS驱动管2的栅极连接所述运算放大器1的输出端。在所述第一NMOS驱动管2的源极和地之间串联第一电阻3和第二电阻4，所述第一电阻3和所述第二电阻4的连接端提供所述反馈电压feedback到所述运算放大器1的另一个输入端。一第二MOS晶体管5，所述第二MOS晶体管5的栅极连接所述运算放大器1的输出端，所述第二MOS晶体管5的源漏极连接在一起并组成一电容结构并作为电压调整电路的补偿电容。本专利技术实施例中所述第二MOS晶体管5为一NMOS晶体管；在其他实施例中，所述第二MOS晶体管5也能为一PMOS晶体管。一个以上的第三MOS晶体管6，所述第三MOS晶体管6的源极和栅极连接在一起组成二极管结构，各所述第三MOS晶体管6串接于所述第二MOS晶体管5的源漏极和地之间。本专利技术实施例中各所述第三MOS晶体管6为NMOS晶体管；在其他实施例中，各所述第三MOS晶体管6也能为PMOS晶体管。一电流源8，该电流源8连接到所述第二MOS晶体管5的源漏极并为串接起来的各所述第三MOS晶体管6提供电流。电流源8为串接的各所述第三MOS晶体管6提供电流后，各所述第三MOS晶体管6能够在所述第二MOS晶体管5的源漏极端提供一固定电压，该固定电压能够降低第二MOS晶体管5在实际工作时所承受的电压，能使得在所述电压调整电路的输出电压为高压如3.3V以上的电压时，第二MOS本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电压调整电路，其特征在于，包括：
一运算放大器，所述运算放大器的一个输入端接参考电压，另一个输入端接反馈
电压，所述运算放大器的工作电源为外部电压；
一第一NMOS驱动管，所述第一NMOS驱动管的源极作为电压调整电路的输出端，
所述第一NMOS驱动管的漏极连接外部电压；所述第一NMOS驱动管的栅极连接所述运
算放大器的输出端；
在所述第一NMOS驱动管的源极和地之间串联第一电阻和第二电阻，所述第一电
阻和所述第二电阻的连接端提供所述反馈电压到所述运算放大器的另一个输入端；
一第二MOS晶体管，所述第二MOS晶体管的栅极连接所述运算放大器的输出端，
所述第二MOS晶体管的源漏极连接在一起并组成一电容结构；
一个以上的第三MOS晶体管，所述第三MOS晶体管的源极和栅极连接在一起组成
二极管结构，各所述第三MOS晶体管串接于所述第二MOS晶体管的...

【专利技术属性】
技术研发人员：唐成伟，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：