铜蚀刻集成方法技术

本发明专利技术涉及一种制造互连结构的方法，其中在半导体衬底上方形成牺牲层，然后通过蚀刻牺牲层以形成第一部件。图案化和蚀刻金属层以形成第二部件，然后沉积低k介电材料。该方法允许形成互连结构而不遭遇由多孔低k介电损伤引起的各种问题。

【技术实现步骤摘要】

本申请总体上涉及半导体领域，更具体地，涉及铜蚀刻集成方法。
技术介绍
随着半导体器件的密度的增大和电路元件的尺寸越来越小，电阻电容(RC)延迟时间对电路性能的主导作用在增加。为降低RC延迟效应，我们期望将传统的电介质转换为低k电介质。这些材料具体用作金属间电介质IMD和层间电介质ILD。然而，在加工期间尤其是在用于建立互连的导电材料的加工期间，低k材料会出现其他问题。
技术实现思路
为解决上述问题，本专利技术提供了一种用于形成互连结构的方法，包括：在具有导电区的半导体衬底上方沉积牺牲层，并且所述牺牲层覆盖所述导电区；在所述牺牲层上方沉积硬掩模层；图案化所述硬掩模层并且蚀刻穿过所述硬掩模层和所述牺牲层，以形成被所述牺牲层中的开口限定的第一部件；在所述第一部件上方沉积金属层并且填充所述开口，以在所述开口中形成金属体，所述金属体由所述金属层的下部限定；图案化和蚀刻所述金属层的上部以形成第二部件，所述第二部件在所述金属层的上部中具有第一凹槽并且由从所述金属体延伸的垂直凸起限定；去除所述牺牲层以露出所述金属体的相对侧壁并且在所述相对侧壁周围形成第二凹槽；在所述垂直凸起的上表面上方沉积低k介电材料并且填充所述第一凹槽和所述第二凹槽；以及去除过量的介电层并且露出所述垂直凸起的上表面。其中，所述金属层包括Al、W、Cu、CuMn、CuTi、CuV、CuCr或者CuNb。该方法进一步包括：形成阻挡层，所述阻挡层覆盖并且包围所述金属体和所述垂直凸起。其中，所述第一部件包括沟槽，并且所述第二部件包括通孔。其中，所述金属体包括成角的相对侧壁，所述相对侧壁逐渐靠近以形成具有较宽顶部和较窄底部的金属体。其中，所述牺牲层包括聚酰亚胺或者聚(新戊基甲基丙烯酸酯-乙二醇二甲基丙烯酸酯共聚物)。其中，通过大于200C的温度的退火来形成所述阻挡层。该方法进一步包括：在所述通孔上方形成额外的金属层并且电连接至所述通孔。其中，所述硬掩模层是包括氮化物、碳化物或者氧化物的介电硬掩模层。该方法进一步包括：在所述低k介电材料内以及相邻金属体的成角侧壁之间形成至少一个气隙。此外，还提供了一种用于形成铜互连结构的方法，包括：提供半导体衬底；在所述半导体衬底上方形成牺牲层；在所述牺牲层上方形成介电硬掩模层；通过蚀刻所述硬掩模层和所述牺牲层来实施第一蚀刻，以在所述牺牲层的开口中形成第一部件；在所述牺牲层上方形成金属层并且填充所述部件开口；通过蚀刻所述金属层来实施第二蚀刻以形成第二部件；去除所述牺牲层；在所述第一部件和所述第二部件上方沉积低k介电材料；在所述低k介电材料内形成至少一个气隙；以及去除过量的介电层。其中，所述气隙是自成型的。其中，所述低k介电材料具有小于约3的介电常数。该方法进一步包括：在所述第一部件、所述第二部件和所述低k介电材料之间形成阻挡层，并且所述阻挡层是连续的。其中，所述金属层包括Al、W、Cu、CuMn、CuTi、CuV、CuCr或者CuNb。此外，还提供了一种集成电路，包括至少两个邻近的互连结构，所述互连结构包括：具有成角的相对侧壁的金属体和从所述金属体延伸的金属垂直凸起；低k介电材料，设置在所述邻近的互连结构的上方和之间并且形成介电区；以及阻挡层，位于所述介电材料和所述互连结构之间。其中，至少一个气隙设置在所述互连结构的成角侧壁之间的所述介电区内。其中，所述阻挡层形成连续层以包围所述金属体的相对侧壁和从所述金属体延伸的垂直凸起。其中，所述金属体和所述垂直凸起的金属包括Al、W、Cu、CuMn、CuTi、CuV、CuCr或者CuNb。其中，所述成角的相对侧壁逐渐靠近以形成具有较宽顶部和较窄底部的金属体。附图说明图1A至图1M是根据本专利技术示出形成互连结构的一个实施例的步骤的局部截面图。图2示出了根据本专利技术用于制造互连结构的方法的一些实施例的流程图。具体实施方式参考附图所作的描述，其中相同的编号通常用于表示相同的元件，并且其中各种结构不必按比例绘制。在以下描述中，为便于理解，以下阐述了用于说明目的的许多具体细节。然而，可以用这些具体细节的较少部分来实施本文所描述的一个或多个方面，这对于本领域技术人员来说将是显而易见的。在其他情况下，框图中示出已知的结构和器件以帮助理解。使用许多不同的加工步骤在半导体晶圆上加工或者制造半导体器件从而生产晶体管和互连元件。为电连接与半导体晶圆相关联的晶体管端子，在介电材料中形成导电(例如，金属)沟槽、通孔等作为半导体器件的一部分。沟槽和通孔连接晶体管、半导体器件的内部电路和半导体器件外部的电路之间的电信号和电源。在形成互连元件的过程中，半导体晶圆可能经历例如掩蔽、蚀刻和沉积工艺以形成期望的半导体器件电路。具体来说，可以实施多个掩蔽和蚀刻步骤以在诸如低k介电层的介电层中形成凹进区域的图案，介电层位于充当互连件的沟槽和通孔的半导体晶圆上。然后可以实施沉积工艺以在半导体晶圆上方沉积金属层从而在沟槽和通孔中以及半导体晶圆的非凹进区域上沉积金属。为了隔离诸如图案化的沟槽和通孔的互连，将半导体晶圆非凹进区域上沉积的金属去除。随着集成电路器件按比例缩小，日益需要低k层以降低信号延迟和功率损失的影响。一种已经完成的方法是将多孔和掺杂物引入介电绝缘层中。因此，对较低介电常数材料的需求导致数种不同类型的有机和无机低k材料的开发。具体来说，由于半导体部件尺寸减小到小于0.13微米，所以介电常数小于约3.0的低k材料的结合成为了标准惯例。当部件尺寸减小到小于0.13微米时，例如65nm或者以下，需要介电常数小于约2.5的材料。已经开发出并且建议用于半导体器件中的数种不同的有机和无机低k材料作为具有介电常数介于约2.2和约3.0之间范围内的绝缘材料。然而，因为低k介电材料硬度较低、化学稳定性差或者更多孔隙或者这些因素的组合，所以它们易于受到来自蚀刻工艺的损伤。等离子体损伤可以表现为更高的漏电流、较低的击穿电压和与低k介电材料相关的介电常数的变化。因此，需要集成电路制造技术使制造工艺发展，凭借制造工艺可以在不遭遇多孔低k介电层引发的各种问题的情况下形成互连结构从而提高集成电路器件的产量、性能和可靠性。因此，本专利技术涉及一种制造互连结构的方法。该方法提供了用于限定互连结构的工艺，该互连结构消除了蚀刻工艺期间引起的低k介电损本文档来自技高网...

【技术保护点】
一种用于形成互连结构的方法，包括：在具有导电区的半导体衬底上方沉积牺牲层，并且所述牺牲层覆盖所述导电区；在所述牺牲层上方沉积硬掩模层；图案化所述硬掩模层并且蚀刻穿过所述硬掩模层和所述牺牲层，以形成被所述牺牲层中的开口限定的第一部件；在所述第一部件上方沉积金属层并且填充所述开口，以在所述开口中形成金属体，所述金属体由所述金属层的下部限定；图案化和蚀刻所述金属层的上部以形成第二部件，所述第二部件在所述金属层的上部中具有第一凹槽并且由从所述金属体延伸的垂直凸起限定；去除所述牺牲层以露出所述金属体的相对侧壁并且在所述相对侧壁周围形成第二凹槽；在所述垂直凸起的上表面上方沉积低k介电材料并且填充所述第一凹槽和所述第二凹槽；以及去除过量的介电层并且露出所述垂直凸起的上表面。

【技术特征摘要】
2012.11.14 US 13/676,2601.一种用于形成互连结构的方法，包括：
在具有导电区的半导体衬底上方沉积牺牲层，并且所述牺牲层覆盖所
述导电区；
在所述牺牲层上方沉积硬掩模层；
图案化所述硬掩模层并且蚀刻穿过所述硬掩模层和所述牺牲层，以形
成被所述牺牲层中的开口限定的第一部件；
在所述第一部件上方沉积金属层并且填充所述开口，以在所述开口中
形成金属体，所述金属体由所述金属层的下部限定；
图案化和蚀刻所述金属层的上部以形成第二部件，所述第二部件在所
述金属层的上部中具有第一凹槽并且由从所述金属体延伸的垂直凸起限
定；
去除所述牺牲层以露出所述金属体的相对侧壁并且在所述相对侧壁周
围形成第二凹槽；
在所述垂直凸起的上表面上方沉积低k介电材料并且填充所述第一凹
槽和所述第二凹槽；以及
去除过量的介电层并且露出所述垂直凸起的上表面。
2.根据权利要求1所述的方法，其中，所述金属层包括Al、W、Cu、
CuMn、CuTi、CuV、CuCr或者CuNb。
3.根据权利要求1所述的方法，进一步包括：形成阻挡层，所述阻挡
层覆盖并且包围所述金属体和所述垂直凸起。
4.根据权利要求1所述的方法，其中，所述第一部件包括沟槽，并且
所述第二部件包括通孔。
5.根据权利要求2所述的方法...

【专利技术属性】
技术研发人员：吕志伟，李忠儒，李香寰，包天一，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：台湾;71