半导体器件及其形成方法技术

本发明专利技术公开了半导体器件及其形成方法。一种半导体器件包括具有第一阈值电压的第一NMOS器件和具有第二阈值电压的第二NMOS器件。第一NMOS器件包括位于半导体衬底上方的第一栅极结构、位于半导体衬底中并且邻近于第一栅极结构的相对边缘的第一源极/漏极(S/D)区域。第一S/D区域不包含位错。第二NMOS器件包括位于半导体衬底上方的第二栅极结构、位于半导体衬底中并且邻近于第二栅极结构的相对边缘的第二S/D区域和位于第二S/D区域中的位错。

【技术实现步骤摘要】

本专利技术涉及半导体器件及其形成方法。
技术介绍
半导体集成电路(IC)产业经历了快速发展。在IC发展过程中，功能密度(即，每芯片面积上互连器件的数量)通常增加了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))降低了。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。这种按比例缩小的工艺也增大了加工和制造IC的复杂性，并且为了实现这些进步，在IC制造方面也需要类似的发展。例如，随着将半导体器件(诸如金属氧化物半导体场效应晶体管(MOSFET))按比例缩小至各个技术节点，已经实现了将应变的源极/漏极部件(例如，应激源区)用于增加载流子迁移率以及提高器件性能。虽然用于形成IC器件的应激源区的现有方法大体上足以实现它们的预期用途，但在各方面仍不是完全令人满意的。
技术实现思路
为了解决现有技术中存在的问题，根据本专利技术的一方面，提供了一种半导体器件，包括：第一NMOS器件，具有第一阈值电压，所述第一NMOS器件包括：第一栅极结构，位于半导体衬底上方；第一源极/漏极(S/D)区域，位于所述半导体衬底中并且邻近于所述第一栅极结构的相对边缘，其中，所述第一S/D区域不包含位错；以及第二NMOS器件，具有第二阈值电压，所述第二NMOS器件包括：第二栅极结构，位于所述半导体衬底上方；第二S/D区域，位于所述半导体衬底中并且邻近于所述第二栅极结构的相对边缘；和位错，位于所述第二S/D区域中。所述的器件还包括：位于所述半导体衬底上方的PMOS栅极结构；位于所述半导体衬底中并且邻近于所述PMOS栅极结构的相对边缘的第三S/D区域；以及位于所述第三S/D区域中的外延生长的部件。在一个实施例中，所述外延生长的部件是外延SiGe。在另一个实施例中，所述第三S/D区域不包含位错。在所述的器件中，所述位错的深度在约10纳米至约150纳米的范围内。在所述的器件中，所述第一阈值电压大于所述第二阈值电压。在所述的器件中，所述第一NMOS器件包括标准阈值电压晶体管(SVT)和/或高阈值电压晶体管(HVT)。在所述的器件中，所述第二NMOS器件包括低阈值电压晶体管(LVT)和/或超低阈值电压晶体管(uLVT)。在所述的器件中，所述第二S/D区域包含的种类为Si、Ge、Ar、Xe、C、BF2、As、In或他们的组合。在所述的器件中，所述第一NMOS器件的漏电流小于所述第二NMOS器件的漏电流。在所述的器件中，所述第一NMOS器件的运行速度小于所述第二NMOS器件的运行速度。根据本专利技术的另一方面，提供了一种半导体器件，包括：第一NMOS器件，所述第一NMOS器件包括：第一栅极结构，位于半导体衬底上方；和第一源极/漏极(S/D)区域，位于所述半导体衬底中并且邻近于所述第一栅极结构的相对边缘，其中，所述第一S/D区域不包含位错；第二NMOS器件，所述第二NMOS器件包括：第二栅极结构，位于所述半导体衬底上方；第二S/D区域，位于所述半导体衬底中并且邻近于所述第二栅极结构的相对边缘；和位错，位于所述第二S/D区域中，其中，所述第一NMOS器件的阈值电压大于所述第二NMOS器件的阈值电压；以及PMOS器件，所述PMOS器件包括：第三栅极结构，位于所述半导体衬底上方；和第三源极/漏极(S/D)区域，位于所述半导体衬底中并且邻近于所述第三栅极结构的相对边缘，其中，所述第三S/D区域不包含位错。在所述的器件中，所述第三S/D区域包括外延生长的部件。在所述的器件中，所述第二S/D区域包含的种类为硅(Si)或锗(Ge)。在所述的器件中，所述位错是沿着<111>方向形成的。根据本专利技术的又一方面，提供了一种制造半导体器件的方法，包括：在衬底上方形成第一NMOS栅极结构和第二NMOS栅极结构；在所述第一NMOS栅极结构上方形成保护件；在邻近于所述第二NMOS栅极结构的衬底中形成非晶化区域；在所述第一NMOS栅极结构和所述第二NMOS栅极结构上方沉积应力膜；实施退火工艺以在邻近于所述第二NMOS栅极结构的衬底中形成位错；以及去除所述应力膜。在所述的方法中，所述应力膜是氮化硅、氧化硅、氮氧化硅或他们的组合。在所述的方法中，采用注入工艺以约1×1014原子/cm2至约2×1015原子/cm2的注入剂量形成所述非晶化区域。在所述的方法中，通过快速热退火(RTA)工艺在约400℃至约750℃的温度下，在约10秒至约5分钟的时间段内实施所述退火工艺。在所述的方法中，用于形成所述位错的工艺是通过尖峰热退火(尖峰RTA)工艺在约900℃至约1050℃的温度下，在约0.1秒至约2秒的时间段内实施的退火工艺。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调的是，根据工业中的标准实践，对各种部件没有被按比例绘制并且仅用于说明的目的。实际上，为了清楚的论述，各种部件的尺寸可以被任意增大或减小。图1是示出根据本专利技术的各方面形成半导体器件的方法的流程图。图2至图6是根据一个或多个实施例的在按照图1的方法制造的各个阶段的半导体器件的横截面侧视图。具体实施方式为了实施本专利技术的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本专利技术。当然这些仅是实例并不打算用于限定。例如，在以下描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。另外，本专利技术可能在各个实例中重复附图编号和/或字母。这种重复是为了简明和清楚的目的且其本身并没有表明所论述的各个实施例和/或结构之间的关系。可以理解，本领域技术人员能够想出尽管在本文中没有明确描述但是体现了本专利技术原理的各种等效物。从本专利技术的一个或多个实施例可以受益的器件的实例是具有场效应晶体管(FET)的半导体器件。这种器件例如是互补金属氧化物半导体(CMOS)场效应晶体管。以下公开内容将继续该实例以说明本申请的各个实施例。然而，可以理解，除非明确说明，本申请应当不限于具体类型的器件。参照图1和图2至图6，在下面一起描述方法100和半导体器件200。半导体器件200是指集成电路或集成电路的一部分，其可以包括有源器件，诸如金本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一NMOS器件，具有第一阈值电压，所述第一NMOS器件包括：第一栅极结构，位于半导体衬底上方；第一源极/漏极(S/D)区域，位于所述半导体衬底中并且邻近于所述第一栅极结构的相对边缘，其中，所述第一S/D区域不包含位错；以及第二NMOS器件，具有第二阈值电压，所述第二NMOS器件包括：第二栅极结构，位于所述半导体衬底上方；第二S/D区域，位于所述半导体衬底中并且邻近于所述第二栅极结构的相对边缘；和位错，位于所述第二S/D区域中。

【技术特征摘要】
2012.11.08 US 13/672,4361.一种半导体器件，包括：
第一NMOS器件，具有第一阈值电压，所述第一NMOS器件包括：
第一栅极结构，位于半导体衬底上方；
第一源极/漏极(S/D)区域，位于所述半导体衬底中并且邻近于
所述第一栅极结构的相对边缘，其中，所述第一S/D区域不包含位错；
以及
第二NMOS器件，具有第二阈值电压，所述第二NMOS器件包括：
第二栅极结构，位于所述半导体衬底上方；
第二S/D区域，位于所述半导体衬底中并且邻近于所述第二栅极
结构的相对边缘；和
位错，位于所述第二S/D区域中。
2.根据权利要求1所述的器件，还包括：
位于所述半导体衬底上方的PMOS栅极结构；
位于所述半导体衬底中并且邻近于所述PMOS栅极结构的相对边缘的
第三S/D区域；以及
位于所述第三S/D区域中的外延生长的部件。
3.根据权利要求2所述的器件，其中，所述第三S/D区域不包含位错。
4.根据权利要求1所述的器件，其中，所述位错的深度在约10纳米
至约150纳米的范围内。
5.根据权利要求1所述的器件，其中，所述第一阈值电压大于所述第
二阈值电压。
6.根据权利要求1所述的器件，其中，所述第一NMOS器件的漏电
流小于所述第二NMOS器件的漏电流。
7.根据权利要求1所述的器件，其中，所述第一NMOS器件的运行<...

【专利技术属性】
技术研发人员：庄学理，朱鸣，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：台湾;71