半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件，包括：多个鳍片，在衬底上沿第一方向延伸；顶栅极，沿第二方向延伸并且跨越了每个鳍片；源漏区，位于顶栅极两侧的鳍片上；沟道区，位于源漏区之间；体栅极，位于多个鳍片之间并且位于顶栅极下方，沿第二方向延伸。依照本发明专利技术的半导体器件及其制造方法，依照本发明专利技术的半导体器件及其制造方法，采用额外的体栅极，控制了源区和漏区之间由于鳍片底部造成的泄漏电流，减小了结泄漏电流同时还减小了结电容，提高了器件可靠性。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件及其制造方法，特别是涉及一种具有体栅极的FinFET及其制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。这些器件由于尺寸小、结构复杂，相邻的沟道之间容易互相干扰，因此沟道的隔离技术变得越来越重要。现有的FinFET结构以及制造方法包括：1)SOI衬底的FinFET，利用光刻胶等掩模刻蚀SOI衬底，自动停止在埋氧层上，剩余的顶部硅层形成鳍片，而由于埋氧层能良好地绝缘隔离相邻的鳍片，因此无需额外的工艺步骤或者结构来隔离沟道；2)结隔离的体衬底FinFET，利用掩模刻蚀体硅衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积填充氧化物来侧向绝缘隔离相邻的鳍片，随后倾斜离子注入高剂量掺杂剂，在鳍片底部形成与上部不同导电类型的注入掺杂区，利用PN结来隔离鳍片与衬底；3)基于材料来隔离的体衬底FinFET，利用掩模刻蚀体衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积氧化物以侧向隔离，在鳍片侧面形成氮化物等侧墙以提供保护，执行热氧化，使得未被侧墙保护的鳍片底部部分或者全部被氧化以致于彼此相连形成横向的氧化层，利用得到的氧化层来隔离鳍片与衬底。在上述这些结构以及方法中，SOI衬底的FinFET虽然结构和工艺简单，但是衬底材料成本高，不如体Si衬底易于用于大规模生产；体硅衬底上利用PN结隔离的FinFET利用注入结隔离，隔离效果受到注入剂量、深度的制约而效果较差，并且注入工艺难以控制，容易向沟道区引入额外的掺杂而影响器件导电性能；体硅衬底上利用横向选择氧化隔离的FinFET则工艺复杂成本高昂，热氧化温度高，沟道区容易引入额外应力和应变从而影响导电。此外，这些技术通常都是在形成硅鳍片的过程中制作，当FinFET采用后栅工艺制造时，假栅形成之前形成硅鳍片过程中制作的隔离结构，经历后续工艺时绝缘性能可能受损。另外，当前的这些硅鳍片沟道隔离结构通常都是在沿垂直沟道方向(以下称为X-X’方向或者第二方向，也即栅极线条延伸的方向)上形成的，对于沿沟道方向(以下称为Y-Y’方向或者第一方向，也即鳍片线条延伸的方向)上鳍片之间以及与衬底的隔离则不够完善。总之，现有的FinFET器件难以控制通过鳍片的底部形成源区和漏区之间的泄漏。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能有效控制通过鳍片的底部形成源区和漏区之间的泄漏，减小结泄漏电流以及结电容。为此，本专利技术提供了一种半导体器件，包括：多个鳍片，在衬底上沿第一方向延伸；顶栅极，沿第二方向延伸并且跨越了每个鳍片；源漏区，位于顶栅极两侧的鳍片上；沟道区，位于源漏区之间；体栅极，位于多个鳍片之间并且位于顶栅极下方，沿第二方向延伸。其中，体栅极与衬底之间具有体栅极绝缘层以及第一绝缘隔离层。其中，体栅极与顶栅极之间具有第二绝缘隔离层以及顶栅极绝缘层。其中，第一和/或第二绝缘隔离层包括氧化硅或者氮氧化硅。其中，第一绝缘隔离层厚度为20～60nm，第二绝缘隔离层厚度为10～20nm。其中，顶栅极和/或体栅极包括掺杂多晶硅、掺杂多晶锗硅、或金属。其中，体和/或顶栅极绝缘层包括高k材料。其中，顶栅极包括功函数调节层和电阻调节层。其中，源漏区和/或顶栅极上具有金属硅化物。其中，半导体器件上还具有层间介质层，接触塞分别穿过层间介质层与源漏区上的金属硅化物、顶栅极上的金属硅化物、以及体栅极电连接。本专利技术还提供了一种半导体器件制造方法，包括：在衬底上形成多个鳍片和沟槽，沿第一方向延伸；在沟槽中沉积第一绝缘隔离层；在第一绝缘隔离层上形成体栅极层，图案化形成体栅极，沿第二方向延伸；在体栅极层和体栅极上沉积第二绝缘隔离层；在第二绝缘隔离层以及鳍片上形成顶栅极，沿第二方向延伸。其中，形成顶栅极之后进一步包括：在沿第一方向的顶栅极两侧的鳍片中形成源漏区，在沿第一方向的顶栅极两侧形成顶栅极侧墙。其中，形成源漏区之后进一步包括：在顶栅极以及源漏区上形成金属硅化物。其中，形成金属硅化物之后进一步包括：在器件上形成层间介质层；刻蚀层间介质层，形成接触孔，分别暴露顶栅极、源漏区、体栅极；在接触孔中沉积金属形成接触塞。其中，第一和/或第二绝缘隔离层包括氧化硅或者氮氧化硅。其中，第一绝缘隔离层厚度为20～60nm，第二绝缘隔离层厚度为10～20nm。其中，形成第一绝缘隔离层之后还包括在沟槽中以及鳍片上形成体栅极绝缘层，形成第二绝缘隔离层之后还包括在沟槽中以及鳍片上形成顶栅极绝缘层。其中，体和/或顶栅极绝缘层包括高k材料。其中，顶栅极包括功函数调节层和电阻调节层。其中，顶栅极和/或体栅极包括掺杂多晶硅、掺杂多晶锗硅、或金属。依照本专利技术的半导体器件及其制造方法，采用额外的体栅极，控制了源区和漏区之间由于鳍片底部造成的泄漏电流，减小了结泄漏电流同时还减小了结电容，提高了器件可靠性。附图说明以下参照附图来详细说明本专利技术的技术方案，其中：图1至图11为依照本专利技术的Fi nFET制造方法各步骤的示意图。具体实施方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了能有效控制通过鳍片的底部形成的源区和漏区之间的泄漏、减小结泄漏电流以及结电容的FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。以下参照图1～图11各个步骤的示意图，来详细描述本专利技术的技术方案。参照图1的剖视图，在衬底上形成光刻胶图形。本文档来自技高网...

【技术保护点】
一种半导体器件，包括：多个鳍片，在衬底上沿第一方向延伸；顶栅极，沿第二方向延伸并且跨越了每个鳍片；源漏区，位于顶栅极两侧的鳍片上；沟道区，位于源漏区之间；体栅极，位于多个鳍片之间并且位于顶栅极下方，沿第二方向延伸。

【技术特征摘要】
1.一种半导体器件，包括：
多个鳍片，在衬底上沿第一方向延伸；
顶栅极，沿第二方向延伸并且跨越了每个鳍片；
源漏区，位于顶栅极两侧的鳍片上；
沟道区，位于源漏区之间；
体栅极，位于多个鳍片之间并且位于顶栅极下方，沿第二方向
延伸。
2.如权利要求1的半导体器件，其中，体栅极与衬底之间具有体栅
极绝缘层以及第一绝缘隔离层。
3.如权利要求2的半导体器件，其中，体栅极与顶栅极之间具有第
二绝缘隔离层以及顶栅极绝缘层。
4.如权利要求2或3的半导体器件，其中，第一和/或第二绝缘隔离
层包括氧化硅或者氮氧化硅。
5.如权利要求3的半导体器件，其中，第一绝缘隔离层厚度为20～
60nm，第二绝缘隔离层厚度为10～20nm。
6.如权利要求1的半导体器件，其中，顶栅极和/或体栅极包括掺杂
多晶硅、掺杂多晶锗硅、或金属。
7.如权利要求2或3的半导体器件，其中，体和/或顶栅极绝缘层包
括高k材料。
8.如权利要求1的半导体器件，其中，顶栅极包括功函数调节层和
电阻调节层。
9.如权利要求1的半导体器件，其中，源漏区和/或顶栅极上具有金
属硅化物。
10.如权利要求9的半导体器件，其中，半导体器件上还具有层间介
质层，接触塞分别穿过层间介质层与源漏区上的金属硅化物、顶
栅极上的金属硅化物、以及体栅极电连接。
11.一种半导体器件制造方法，包括：
在衬底上形成多个鳍片和沟槽，沿第一方向延伸；
在沟槽中沉积第一绝缘隔离层；
在第一绝缘隔离层上形成体栅极层，图案化形成体...

【专利技术属性】
技术研发人员：许淼，朱慧珑，梁擎擎，尹海洲，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11