具有冗余电路的可编程集成电路制造技术

提供了具有冗余电路的可编程集成电路，即具有可修复逻辑区域的集成电路。各连接区域可被组织为预定数量的逻辑电路行，其中一个行用作备用行。可修复区域可以在正常模式或者冗余模式下操作。在正常模式，备用行未激活。当逻辑区域行中的一个行包含缺陷电路时，该连接区域在冗余模式下操作使得该故障行下面的各行向下移位一行并且该备用行被引入以充当最后行来修复该区域。各行可以包括复用器和相关联的驱动器，该驱动器驱动从一个行到下一个行的对应的垂直路由段。各垂直路由段具有通过配置对应的复用器来被其紧前一行中的逻辑等效垂直导线驱动的选项。

【技术实现步骤摘要】
【专利摘要】提供了具有冗余电路的可编程集成电路，即具有可修复逻辑区域的集成电路。各连接区域可被组织为预定数量的逻辑电路行，其中一个行用作备用行。可修复区域可以在正常模式或者冗余模式下操作。在正常模式，备用行未激活。当逻辑区域行中的一个行包含缺陷电路时，该连接区域在冗余模式下操作使得该故障行下面的各行向下移位一行并且该备用行被引入以充当最后行来修复该区域。各行可以包括复用器和相关联的驱动器，该驱动器驱动从一个行到下一个行的对应的垂直路由段。各垂直路由段具有通过配置对应的复用器来被其紧前一行中的逻辑等效垂直导线驱动的选项。【专利说明】具有冗余电路的可编程集成电路本申请要求2012年11月5日提交的美国专利申请N0.13/669, 244的优先权，其全部内容通过引用合并于此。
本专利技术涉集成电路，更具体地涉及可编程集成电路。
技术介绍
可编程集成电路包含可编程逻辑，其可以被编程以实现期望的定制逻辑设计，因此有时称为可编程逻辑装置(PLD)。可编程逻辑装置集成电路也可以包含冗余电路。冗余电路可以用于修复包含缺陷的可编程逻辑装置，因而提高产量。可编程逻辑装置通常被编组为逻辑区域。可编程逻辑装置上的逻辑区域的每个包括多个逻辑行和一个备用的逻辑行。当逻辑区域中的一行被确定为有缺陷时(假定故障行不是该备用行)，则逻辑区域中的备用行被引入使得来自备用行到紧接着故障行下面的行的每个行代替紧接着该行的行(即，故障行下面的每个行被紧接着该行之下的行替代)。例如在共同受让的美国专利N0.6，965，249中和美国专利N0.7，180, 324中描述了这种类型的基于行的冗余方案，在此其整体通过引用并入。现有的基于行的冗余方案经常依靠使用垂直导线来将各逻辑区域中的不同行相互连接。每个垂直导线通常在多个行延展并且具有连接到第一目标行或第二目标行中的电路的远端。如果给定的垂直导线不经过损坏行，则给定的垂直导线将连接到第一目标行。如果给定的垂直导线经过损坏行，则该损坏行下面的全部路由连接将向下移位一行，使得给定导线行连接到第二目标行。使用在多个行延展并且直接连接到两个目标行中的路由电路的垂直导线实现的冗余方案要求不期望的导线量和面积开销量。
技术实现思路
提供可编程集成电路，其包括:多个可修复的逻辑区域。各可修复逻辑区域可以具有正常的逻辑电路行和备用逻辑电路行的组。可修复区域中的各逻辑电路行可以包括:旁路电路(例如，复用电路)和相关联的驱动器，该驱动器用于驱动信号到对应的垂直路由段上。各垂直路由段(有时称为垂直信号路由路径)可以具有耦合到逻辑电路行中相应一行的第一端子和耦合到逻辑电路行中的相邻一行的第二端子。正常行和备用行的组中的各行中的逻辑电路的量可以大致相等。所述逻辑电路的备用行可以在给定高度内来形成。各垂直路由段可以具有小于或者等于备用行的给定高度的长度。各可修复逻辑区域可以在正常模式或者冗余模式下操作。如果可修复逻辑区域中的正常行没有缺陷，则该可修复区域可以在正常模式下操作(即，通过将该备用行设置为空闲模式)。如果可修复逻辑区域中的超过一个正常行包含缺陷电路，则该逻辑区域可以被标记为不可修复并且集成电路可以被放弃。如果仅一个正常行包含缺陷电路，则可以通过在冗余模式下操作该逻辑区域来修复该逻辑区域。在冗余模式下，旁路电路可以被配置为将备用行切换到使用。具体地，可以使用故障行中的旁路电路通过被故障行接收的另一个垂直路由段驱动从缺陷行输出的垂直路由段。故障行中的旁路电路必须具有功能以适当地路由信号通过缺陷行。如果通过故障行中的旁路电路和相关联的驱动器也有缺陷，则可编程集成电路应被放弃。可以使用基于熔丝的存储元件来配置故障行中的旁路电路，该存储元件被选择性地熔断熔断使得旁路电路被永久地设置为将缺陷行旁路。逻辑区域中的各正常行和备用行可以包括:复用器，该复用器具有耦合到对应的垂直路由段的至少第一输入端和耦合到从非相邻行路由的至少一个其它垂直路由路径的第二输入端(例如，其它垂直路由路径可以具有比所述备用行的给定高度更大的长度并且因此可以延展超过一个行)。在这种类型的可编程装置的设计期间，可以使用存储在非瞬时计算机可读存储介质中的计算机辅助设计(CAD)工具来模拟可编程装置的性能。具体地，可以期望对关键信号路由路径进行时序分析。关键信号路由路径可以发源于可编程装置上的路径区域中的一个逻辑区域中的给定逻辑行，其中关键路由路径由多个垂直路由段形成。在第一情形下，其中关键路由路径是区域内关键路由路径(B卩，其中关键路由逻辑仅仅在所选择的一个逻辑区域内携带信号)，可以使用CAD工具来识别将呈现最大(最大)数量的垂直导线路由段交叉的相邻行对分开的关键行边界。CAD工具可以接着通过确定关键路由路径的长度计算针关键路由路径的路由延迟(例如，通过计数关键路由路径中夹着的垂直路由段和水平路由段的数量)。通过向路由延迟加上与关键路由路径交叉关键行边界的次数成比例的附加垂直路由延迟(例如，将最差情况情形考虑在内，其中紧接着关键行边界的行是缺陷行)，CAD工具可以接着计算针对关键路径的最差情况路由延迟。在另一个适当情形下，其中关键路由路径是区域间关键路由路径(即，其中关键路由路径携带从一个逻辑区域向另一个逻辑区域携带信号)，CAD工具可以用于分别计算包括该关键路由路径的各个逻辑区域中的针对关键路由路径的最差情况路由延迟。换句话说，可以使用CAD工具来识别关键路径跨过的每个逻辑区域100中的关键行边界处的垂直导线交叉的数量。每次关键路径跨过关键行边界，可以引发垂直路由延迟的附加单位，以将跟随该关键行边界的行有缺陷的最差情况情形考虑在内。因此可通过分别计算针对包括关键路径的各区域的最差情况延迟，接着随后将分别计算的延迟相加以获得针对区域间关键路径的总最差情况延迟，来确定最差情况时序延迟。按此方式使用CAD工具收集的信息可以用于确定针对关键路由路径的最差情况路由延迟是否满足性能准则。从所附的附图和以下详细描述中，本专利技术的其它特征、实质和各种优点将变得更明显。【专利附图】【附图说明】图1是根据本专利技术的实施例的示例性的可编程集成电路的图。图2是根据本专利技术的实施例的具有多个可修复逻辑区域的示例性的可编程集成电路的图。图3是根据本专利技术的实施例的在正常模式下操作的可修复的逻辑区域的图。图4是根据本专利技术的实施例的在冗余模式下操作的可修复的逻辑区域的图。图5是例示根据本专利技术的实施例的用于制造、测试和封装可编程集成电路的步骤的流程图。图6是例示根据本专利技术的实施例的系统环境的图，其中可以使用逻辑设计系统来配置可编程集成电路。图7是根据本专利技术的实施例的可编程集成电路中的用于产生实现定制电路设计的配置数据的逻辑涉及系统的图。图8是例示可以在根据本专利技术的实施例的逻辑设计系统中使用的计算机辅助设计(CAD)工具的图。图9是根据本专利技术实施例的设计定制逻辑电路并进行时序分析的例示步骤的流程图。图10是示出根据本专利技术的实施例的示例性的区域内关键路由路径的图。图11是例示根据本专利技术的实施例的图10的关键路由路径相关联的最差情况情形的图。图12是例示根据本专利技术的实施例的区域间关键路由路径相关联的最差情况情形的图。图13是根据本专利技术实施例的进行时序分析涉及的例示步骤的流程图。【具体实施方式本文档来自技高网...

【技术保护点】
一种集成电路，包括：逻辑区域，其具有包括备用电路行的多个电路行；多个路由段，各路由段具有耦合到所述电路行中相应一行的第一端和耦合到所述电路行中的相邻一行的相对第二端；以及多个旁路电路，各旁路电路耦合在路由段的相应对之间，其中所述旁路电路可操作以当所述电路行中的一个包含缺陷电路时将所述备用行切换到使用，并且其中各路由段可操作以使用所述旁路电路中的相应一个而被相关联的路由段驱动。

【技术特征摘要】
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【专利技术属性】
技术研发人员：D·卡什曼，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国;US