在一个实施例中，本发明专利技术包括包含单独的MOSFET单元的MOSFET。每个单元包括U形阱（228）（P型）和在阱之内形成的两个平行的源极（260）（N型）。多个源极横档（262）（掺杂N的）在多个位置连接源极（260）。在两个横档（262）之间的区域包括体（252）（P型）。这些特征形成于N型外延层（220）上，该N型外延层（220）形成于N型衬底（216）上。接触（290）延伸跨过并且接触多个源极横档（262）和体（252）。栅极氧化物和栅极接触覆盖在第一阱的腿和第二邻近阱的腿上，响应于栅极电压使导电型反转。MOSFET包括多个这些单元来获得期望的低沟道电阻。通过在制造过程的几个状态利用自对准技术来形成单元区域。
【技术实现步骤摘要】
【专利摘要】在一个实施例中，本专利技术包括包含单独的MOSFET单元的MOSFET。每个单元包括U形阱（228）（P型）和在阱之内形成的两个平行的源极（260）（N型）。多个源极横档（262）（掺杂N的）在多个位置连接源极（260）。在两个横档（262）之间的区域包括体（252）（P型）。这些特征形成于N型外延层（220）上，该N型外延层（220）形成于N型衬底（216）上。接触（290）延伸跨过并且接触多个源极横档（262）和体（252）。栅极氧化物和栅极接触覆盖在第一阱的腿和第二邻近阱的腿上，响应于栅极电压使导电型反转。MOSFET包括多个这些单元来获得期望的低沟道电阻。通过在制造过程的几个状态利用自对准技术来形成单元区域。【专利说明】碳化硅MOSFET单元结构和用于形成碳化硅MOSFET单元结构的方法
本文提出的实施例通常涉及碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET)单元结构和用于形成SiC MOSFET的方法。
技术介绍
在传统的横向MOSFET中，电流沿着掺有第二导电型的材料的狭窄沟道水平地从源极流动至漏极(源极和漏极区域都掺有第一导电型的材料)。施加至覆盖在沟道上的栅极接触的电压使沟道的导电型反转而允许多数载流子从源极流动至漏极。因为沟道是狭窄的，所以传统的M0SFETS具有小的漏极电流和相应的较低的额定功率。功率(高电流)M0SFETS使用许多不同的装置几何结构来增加装置的最大电流和额定功率。这些装置具有从大约IA至200A的额定电流和从大约IW到大于500W的额定功率。典型的功率MOSFET不是横向装置。相反，电流从装置的顶面上的源极区域垂直地流动至底面上的漏极区域。这个垂直的沟道配置允许在比横向MOSFET更小的区域中封装更多的沟道(和更多的M0SFETS)。单个芯片(die)能够携带比水平(横向)M0SFET元件更多的并行垂直MOSFET元件。有三种类型的所谓的垂直MOSFET:平面双扩散型、沟槽栅极型以及柱形栅极型。各配置具有惟一的配置和制造方法。在平面双扩散型中，载流子(NM0S装置中的电子)沿着装置的顶面从第一掺杂区域(源极)流经体区域中的沟道，并然后向下转向底面上的第二掺杂区域(漏极)。栅极位于覆盖在沟道上的装置的顶面上。除了漏极和源极区域以外，体/沟道区域由导电型相反的材料构成。这些平面双扩散型的垂直MOSFET具有比它们的横向对等物更高的电流容量。在沟槽栅极型MOSFET中，在从装置的顶面垂直地或接近垂直地向下延伸的沟槽中形成栅极。沿着沟槽的侧壁形成沟道区域。源极和漏极区域能够放置在半导体块的顶面上或布置在该块的对面的表面上。沟槽栅极型装置是有利的，因为它们比垂直双扩散型MOSFET占据更少的表面面积并且因此享有更高的装置密度。柱形栅极型装置是沟槽栅极型装置的相反物。提高半导体装置性能和增加装置密度(每单位面积更多装置)一直是并且将一直是半导体工业的重要目标。通过将单独的装置制作得更小和更加紧密地封装装置来增加装置密度。将更多的装置封装至同样的面积或甚至更好地封装至更小的面积，这允许更高水平的系统集成以及在功率M0SFETS的情况下的增加的电流容量。因为沟道长度在传统的横向MOSFET中消耗相当大的空间，所以垂直沟道节约了相当大的空间。当降低装置尺寸(也称为特征尺寸或设计规则，并且典型地涉及栅极掩模尺寸)来更紧密地封装装置时，用于形成装置的方法和它们的构成元件必须适应更小的特征尺寸。但是缩小装置尺寸遇到了某些制造限制，尤其关于光刻过程。此类装置的制造者因此有时转向使用自对准技术来形成多种装置特征。图1示出在栅极氧化物16的各边上具有两个源极接触(欧姆接触)14的简单的现有技术的垂直NM0SFET 10。栅极接触(contact)18覆盖在栅极氧化物16上。在P-阱24A中形成N+源极区域20。P-阱24A的延伸包括P+区域24B。源极接触14将N+源极区域20的每个与最近的P+区域24B短接。在下文中，用于对多种MOSFET区域进行掺杂的掺杂剂可称为第一或第二导电型的掺杂剂，其中第一导电型的掺杂剂能够为η型掺杂剂或P型掺杂剂，并且类似地，第二导电型的掺杂剂能够为η型掺杂剂或P型掺杂剂。N-外延漂移层26如图所示那样布置，并且N+衬底28布置在N-外延层26下面。在N+衬底28上形成漏极接触30。在栅极-源极电压大于栅极-源极阈值电压时(其为装置的特性)，在P-阱24之内的沟道区域24Α是反转的。自由电子然后从源极区域20流经反转的沟道区域24Α并且沿着大体地由参考字符40指示的路径垂直地向下流动至漏极30。因为传导沟道比在传统的横向MOSFET中的宽得多，电流能够更大，所以允许垂直MOSFET (VM0SFET)以功率MOSFET所要求的电流和功率电平起作用。NM0SFETS几乎通用于高功率MOSFET应用中。为增加垂直功率MOSFET的电流容量，单独的MOSFET单元(例如，包括在图1中示出的垂直MOSFET 10的单元)的几何图案形成于衬底上并且M0SFETS并联连接。单独的单元可为诸如正方形的或六边形的封闭图形的形状，或它们可布置在平行的纵向条纹(stripe)中。通常，由于它们的操作特性和几何结构，并联连接的功率M0SFETS具有相等的漏极电流。实际上，这个特征允许M0SFETS的并联连接。分别在图2和3示出布置在一系列平行的纵向条纹中的、现有技术的单元几何图案的俯视图和截面图。在图2中示出仅仅两个邻近的M0SFETS 38和39。在M0SFETS 38和39之间的边界由邻近的栅极接触条纹40L和40R来限定，栅极接触条纹40L和40R —起限定栅极40。单元38的最左的边界由栅极条纹44L限定，并且单元39的最右的边界由栅极条纹46R限定。然而，栅极条纹44L和栅极条纹44R仅仅包括它们相应的栅极的一半，因为另一个栅极条纹(未示出)邻近栅极条纹44L和44R的每一个。继续图2，单元38的内部包括源极条纹52L和54L以及中间体条纹56L。单元39的内部包括源极条纹58R和60R以及中间体条纹62R。源极条纹52L、54L、58R和60R以及体区域56L和62R连接至未示出的相应接触。如图3所示，体区域62R在源极区域58R和60R之下延伸，并且体区域56L在源极区域52L和54L之下延伸。通过施加电压至相应的栅极接触40R和46R的动作，在区域70R和72R处的体区域62R内形成沟道。通过施加电压至相应的栅极40L和44L，在位置80L和82L处的体区域56L中形成沟道。体区域和源极区域可被短路以防止导通寄生双极型晶体管(在结处形成)。继续图3，栅极氧化物层90L、92L、94R和96R位于相应的栅极接触44L、40L、40R和46R下面。N-外延层90和衬底94位于所示的多种掺杂区域下面。漏极接触99布置在所示的背面或底面。施加电压至栅极接触44L、40L、40R和46R使沟道区域82L、80L、70R和72R反转而允许载流子从源极区域54L、52L、58R和60R经过反转的沟道区域流动至漏极接触99。沟道电阻是在MOSFET中的源极和漏极之间的整个通态电阻的最大的分量之一，称为RdsW。其它的电阻分量因为如下的原因在本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：SD阿瑟，K马托查，P桑维克，Z斯塔姆，P罗西，J麦克马洪，
申请(专利权)人：通用电气公司，
类型：发明
国别省市：
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