封装结构及其制法制造技术

一种封装结构及其制法，该封装结构的制法为先于一中介板的各凹孔中的部分空间中形成导电凸块，再形成导电穿孔于该些凹孔中的导电凸块上，接着，移除该中介板的部分材质，以令各该导电凸块凸出该中介板，之后结合外部件于该导电凸块上。借由移除该中介板的部分材质后，即可显露该些导电凸块而进行回焊制程，所以无须进行如图案化制程、电镀焊锡材料制程、移除光阻、导电层制程等制作导电凸块的步骤，因而本发明专利技术能缩减制程步骤与时间，且降低制作材料及成本。

【技术实现步骤摘要】

本专利技术涉及一种封装结构，尤指一种具中介板（interposer）的封装结构及其制法。
技术介绍
随着电子产业的蓬勃发展，电子产品在型态上趋于轻薄短小，而为了满足半导体装置的高积集度(Integration)以及微型化(Miniaturization)需求，可借由覆晶(Flip chip)封装方式，例如，芯片尺寸构装(Chip Scale Package,CSP)、芯片直接贴附封装(Direct ChipAttached,DCA)以及多芯片模块封装(Multi-Chip Module,MCM)等型态的封装模块，以提升布线密度、缩小芯片封装面积及缩短讯号传输路径。在覆晶封装制程中，在信赖度热循环测试，因半导体芯片与封装基板间的热膨胀系数(thermal expansion coefficient,CTE)的差异甚大，所以半导体芯片外围的导电凸块易因热应力不均而产生破裂，致使其无法与封装基板上所对应的接点形成良好的接合，造成焊锡凸块自封装基板上剥离，导致产品可靠度不佳。此外，随着集成电路的积集度的增加，因半导体芯片与线路基板间的热膨胀系数不匹配(mismatch)，其所产生的热应力(thermal stress)与翘曲(warpage)的现象也日渐严重，导致半导体芯片与封装基板之间的电性连接可靠度(reliability)下降，而造成信赖性测试的失败。此外，现有封装基板表面以二维(2D)方式布设多个芯片于封装基板上，随者布设数目越多，其封装基板面积也须随之扩大，现今为迎合终端产品体积微型化及高效能的需求，其现有的封装方式及封装结构已不敷使用。再者，随着电子产品更趋于轻薄短小及功能不断提升的需求，半导体芯片的布线密度愈来愈高，以奈米尺寸作单位，因而半导体芯片上的电极垫的间距更小；然，现有封装基板的接点的间距以微米尺寸作单位，而无法有效缩小至对应该电极垫的间距大小，导致虽有高线路密度的半导体芯片，却无可配合的封装基板，以致于无法将电子产品有效生产。为了解决上述问题，遂采用半导体基材作中介板以结合半导体芯片与封装基板的三维(3D)芯片堆栈技术。因半导体基材与半导体芯片的材质接近，所以可有效避免热膨胀系数不匹配所产生的问题，且中介板与半导体芯片接置的一侧是以半导体晶圆制程制作出的线路，且半导体芯片欲接置该线路的接点或线路亦为半导体晶圆制程制作出，所以中介板可在不放大面积的情况下，可容置多个半导体芯片；又为符功能设计或电路设计需要，该多个半导体芯片也可以堆栈方式达成，所以可符合现今终端产品轻薄短小及高功能的需求。如图1所示。于图1的现有半导体封装件1中，通过于一封装基板9与半导体芯片8之间增设一硅中介板（Through Silicon interposer,TSI）2，该硅中介板2具有导电硅穿孔（Through-silicon via,TSV）21及设于该导电硅穿孔21上的线路重布结构（Redistribution layer,RDL）22，令该线路重布结构22借由导电组件23电性结合间距较大的封装基板9的焊垫90，而该导电硅穿孔21借由焊锡凸块27’电性结合间距较小的半导体芯片8的电极垫80。之后，再形成封装胶体7包覆该半导体芯片8。其中该线路重布结构（Redistribution layer,RDL）也可是电性线路设计需要设置于硅中介板欲以半导体芯片8的一侧。因此，该封装基板9可借该硅中介板2结合具有高布线密度的半导体芯片8，而达到整合高布线密度的半导体芯片8的目的。此外，该硅中介板2的热膨胀系数与半导体芯片8的热膨胀系数相当，所以可避免该半导体芯片8与该硅中介板2间的焊锡凸块27’破裂，有效使产品的可靠度提升。再者，相较于覆晶式封装件，现有半导体封装件1的长宽方向的面积可更加缩小。例如，一般覆晶式封装基板最小的线宽/线距仅能制出12/12μm，而当半导体芯片的电极垫（I/O）数量增加时，以现有覆晶式封装基板的线宽/线距并无法再缩小，所以须加大覆晶式封装基板的面积以提高布线密度，才能接置高I/O数的半导体芯片。反观图1的半导体封装件1，因该硅中介板2可采用半导体制程做出3/3μm以下的线宽/线距，所以当该半导体芯片8具高I/O数时，该硅中介板2的长宽方向的面积足以连接高I/O数的半导体芯片8，所以不需增加该封装基板9的面积，使该半导体芯片8经由该硅中介板2作为一转接板而电性连接至该封装基板9上。另外，该硅中介板2的细线/宽线距特性而使电性传输距离短，所以相较于直接覆晶结合至封装基板的半导体芯片的电性传输速度（效率），设于该硅中介板2上的半导体芯片8的电性传输速度（效率）更快（更高）。图2A至图2G为前述现有硅中介板2的制法的剖面示意图。如图2A所示，提供一含硅基板20（即一整片晶圆），该含硅基板20具有相对的第一侧20a及第二侧20b’，且该第一侧20a上形成有多个凹孔200。如图2B所示，形成一绝缘层210与导电柱211于该些凹孔200中以作为导电硅穿孔（TSV）21，且各该导电硅穿孔21具有相对的第一端21a与第二端21b，该第一端21a与该含硅基板20的第一侧20a为同侧。如图2C所示，形成一线路重布结构（RDL）22于该含硅基板20的第一侧20a上，且该线路重布结构22电性连接该些导电柱211，并形成多个如焊料凸块的导电组件23于该线路重布结构22上。如图2D所示，先将该含硅基板20以该线路重布结构（RDL）22侧借由保护体60(如粘胶层)置于一承载件6上，再移除该含硅基板20的第二侧20b’的部分材质，以令该导电硅穿孔21的第二端21b齐平于该含硅基板20的第二侧20b。如图2E所示，形成一介电层24于该含硅基板20的第二侧20b上，并将该介电层24形成有多个开孔240以露出该导电硅穿孔21的第二端21b。接着，形成一如Ti/Cu材的导电层25于该介电层24及该导电硅穿孔21的第二端21b上，再形成光阻26于该导电层25上，该光阻26并进行图案化曝光显影制程以形成开孔区260而外露该导电硅穿孔21的第二端21b。如图2F所示，电镀形成焊锡材料27于该导电硅穿孔21的第二端21b上。如图2G所示，移除该光阻26及其下的导电层25，以制成所需的硅中介板2。于后续制程中，移除该保护体60与承载件6后，经回焊该焊锡材本文档来自技高网...

【技术保护点】
一种封装结构，其包括：一中介板，其具有相对的第一侧与第二侧；多个导电穿孔，其形成于该中介板中并连通该第一侧与第二侧，且各该导电穿孔具有相对的第一端与第二端，而该第一端与该中介板的第一侧为同侧；多个焊锡凸块，其接触该些导电穿孔的第二端并凸出该中介板的第二侧；以及至少一外部件，其结合该些焊锡凸块。

【技术特征摘要】
2012.10.30 TW 1011400581.一种封装结构，其包括：
一中介板，其具有相对的第一侧与第二侧；
多个导电穿孔，其形成于该中介板中并连通该第一侧与第二侧，
且各该导电穿孔具有相对的第一端与第二端，而该第一端与该中介板
的第一侧为同侧；
多个焊锡凸块，其接触该些导电穿孔的第二端并凸出该中介板的
第二侧；以及
至少一外部件，其结合该些焊锡凸块。
2.根据权利要求1所述的封装结构，其特征在于，该中介板为含
硅的板体。
3.根据权利要求2所述的封装结构，其特征在于，该导电穿孔为
导电硅穿孔。
4.根据权利要求1所述的封装结构，其特征在于，该导电穿孔包
含导电柱及形成于该导电柱与该中介板之间的绝缘层。
5.根据权利要求4所述的封装结构，其特征在于，该导电柱为铜
柱。
6.根据权利要求1所述的封装结构，其特征在于，该导电穿孔的
第二端还凸出该中介板的第二侧。
7.根据权利要求1所述的封装结构，其特征在于，该外部件为半
导体组件、半导体封装组或封装基板。
8.根据权利要求1所述的封装结构，其特征在于，该封装结构还
包括线路重布结构，其形成于该中介板的第一侧上且电性连接该些导

\t电穿孔。
9.根据权利要求8所述的封装结构，其特征在于，该线路重布结
构上结合另一外部件。
10.根据权利要求9所述的封装结构，其特征在于，该另一外部
件为半导体组件、半导体封装组或封装基板。
11.一种封装结构的制法，其包括：
提供一中介板，该中介板具有相对的第一侧及第二侧，且该第一
侧上具有多个凹孔；
形成导电凸块于该些凹孔的部分空间中；
形成导电穿孔于该些凹孔中的导电凸块上，且各该导电穿孔具有
...

【专利技术属性】
技术研发人员：陈光欣，卢俊宏，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：台湾;71