【技术实现步骤摘要】
本专利技术涉及半导体
,尤其涉及一种半导体结构及其制造方法。
技术介绍
工业需求要求IC电路具有更高的密度并由此减小MOS晶体管的尺寸。然而,MOS晶体管的缩小导致了两个众所周知的寄生效应的出现,即,随着栅极长度的减小而出现的短沟道效应和漏致势垒降低效应,易于恶化器件的电学性能,如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。从物理上,上述效应可以解释为:当晶体管关断时(栅极电压为零),非常小的器件中的源/漏区的静电影响或在沟道区上向漏极施加的电压降低了沟道中电子或空穴的能量势垒,并且导致较高的关断电流。为了控制短沟道效应,人们不得不向沟道中掺杂更多的磷、硼等杂质元素,但此举易导致器件沟道中载流子迁移率下降;而且用来向沟道中掺杂杂质的分布也存在很难控制陡度的问题,容易造成严重的短沟道效应;栅极氧化物介质的厚度方面也将出现发展瓶颈问题,栅极氧化物厚度减薄的速度已经很难再跟上栅极宽度缩小的步伐,栅介质漏电越来越大;关键尺寸不断缩小,易于导致源漏区电阻的不断增大和器件的功耗越来越大。应变硅技术可以有效地控制短沟道效应,已有使用应变硅作为衬底的MOS晶体管,其利用硅锗的晶格常数与单晶硅不同的特性,使硅锗外延层产生结构上应变而形成应变硅。由于硅锗层的晶格常数比硅大,这使得沟道区中产生机械应力,而造成载流子移动性改变。在FET中,拉应力能够提高电子迁移率,降低空穴迁移率,可 ...
【技术保护点】
一种半导体结构的制造方法,该方法包括以下步骤:a)提供衬底(130),在该衬底(130)之上形成栅堆叠以及围绕该栅堆叠的第一侧墙(240);b)去除位于所述栅堆叠两侧的部分所述衬底(130),形成器件堆叠;c)在所述器件堆叠的侧壁上形成第二侧墙(260);d)以带有第二侧墙(260)的器件堆叠为掩模刻蚀位于所述器件堆叠两侧的衬底(130),形成位于器件堆叠两侧的凹槽(160)以及在所述器件堆叠下方的支撑结构(131),其中通过控制刻蚀使得所述凹槽(160)的侧壁截面为∑形,该∑形的顶点凸出至器件堆叠正下方;e)形成填充所述凹槽的第一半导体层(110);f)去除位于所述器件堆叠两侧的部分所述第一半导体层(110),保留一定厚度的第一半导体层(110);g)在所述器件堆叠的宽度方向上的部分区域中,去除位于所述器件堆叠两侧的所述第一半导体层(110),以暴露所述衬底(130);h)在所述器件堆叠的宽度方向上的所述部分区域中,在第二侧墙(260)以及器件堆叠的两侧边缘下方形成连接衬底的隔离结构(123);i)去除剩余的所述第一半导体层(110),在所述支撑结构(131)和所述隔离结构(123) ...
【技术特征摘要】
1.一种半导体结构的制造方法,该方法包括以下步骤:
a)提供衬底(130),在该衬底(130)之上形成栅堆叠以及围绕该栅
堆叠的第一侧墙(240);
b)去除位于所述栅堆叠两侧的部分所述衬底(130),形成器件堆
叠;
c)在所述器件堆叠的侧壁上形成第二侧墙(260);
d)以带有第二侧墙(260)的器件堆叠为掩模刻蚀位于所述器件堆
叠两侧的衬底(130),形成位于器件堆叠两侧的凹槽(160)以及在所述
器件堆叠下方的支撑结构(131),其中通过控制刻蚀使得所述凹槽(160)
的侧壁截面为∑形,该∑形的顶点凸出至器件堆叠正下方;
e)形成填充所述凹槽的第一半导体层(110);
f)去除位于所述器件堆叠两侧的部分所述第一半导体层(110),
保留一定厚度的第一半导体层(110);
g)在所述器件堆叠的宽度方向上的部分区域中,去除位于所述
器件堆叠两侧的所述第一半导体层(110),以暴露所述衬底(130);
h)在所述器件堆叠的宽度方向上的所述部分区域中,在第二侧
墙(260)以及器件堆叠的两侧边缘下方形成连接衬底的隔离结构
(123);
i)去除剩余的所述第一半导体层(110),在所述支撑结构(131)和
所述隔离结构(123)之间形成空腔(112);
j)去除第二侧墙(260),并在所述器件堆叠的两侧形成源/漏区。
2.根据权利要求1所述的方法,其中所述源/漏区包含应力材料。
3.根据权利要求1所述的制造方法,其中,通过外延生长的方式
形成源/漏区。
4.根据权利要求1所述的方法,其中所述器件堆叠的宽度方向上
的所述部分区域为所述器件堆叠的宽度方向上的两个末端区域。
5.根据权利要求1所述的制造方法,其中:
所述第一半导体层(110)的材料不同于所述衬底(130)的材料。
6.根据权利要求1所述的制造方法,其中,所述步骤b)包括:
以所述栅堆叠为掩模对所述衬底(130)进行刻蚀,在所述栅堆叠下
方形成基底区(100),该基底区(100)与所述栅堆叠构成器件堆叠。
7.根据权利要求6所述的制造方法,其中,所述步骤d)包括:
刻蚀位于所述器件堆叠两侧的部分所述衬底(130),在所述器件堆
叠两侧形成凹槽(160);
对所述凹槽(160)的侧壁进行刻蚀,在所述器件堆叠下方形成侧壁
截面呈∑形状的支撑结构(131)。
8.根据权利要求7所述的制造方法,其中,所述步骤g)包括...
【专利技术属性】
技术研发人员:朱慧珑,骆志炯,尹海洲,
申请(专利权)人:中国科学院微电子研究所,
类型:发明
国别省市:北京;11
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