针对差分时钟信号的芯片可靠性测试方法和系统技术方案

本发明专利技术公开了一种针对差分时钟信号的芯片可靠性测试方法，涉及可靠性测试技术领域，能够有效的验证芯片的稳定性和健壮性。一种针对差分时钟信号的芯片可靠性测试方法，包括：在所述芯片的正输入端和负输入端之间连接电阻；对所述芯片进行测试。一种针对差分时钟信号的芯片可靠性测试方法，包括：断开所述芯片的正输入端与所述时钟源的正输出端之间的连接，并在所述芯片的正输入端与所述时钟源的正输出端之间连接第一电阻；和/或，断开所述芯片的负输入端与所述时钟源的负输出端之间的连接，并在所述芯片的负输入端与所述时钟源的负输出端之间连接第二电阻；对所述芯片进行测试。

【技术实现步骤摘要】
针对差分时钟信号的芯片可靠性测试方法和系统
本专利技术涉及可靠性测试
，尤其涉及一种针对差分时钟信号的芯片可靠性测试方法和系统。
技术介绍
可靠性测试是为了验证电子设备在极端的工作条件下是否具有稳定性和健壮性。芯片中的差分时钟信号是电子设备中常用的核心部分，针对差分时钟信号的芯片稳定性和健壮性直接影响电子设备的运行，因此，在研发测试阶段针对差分时钟信号进行芯片可靠性测试是十分必要的。然而，传统的针对差分时钟信号进行芯片可靠性测试的方法受到的限制较多，缺乏有效的方式来验证芯片的稳定性和健壮性。
技术实现思路
本专利技术提供一种针对差分时钟信号的芯片可靠性测试方法和系统，能够有效的验证芯片的稳定性和健壮性。为解决上述技术问题，本专利技术采用如下技术方案：一方面，提供一种针对差分时钟信号的芯片可靠性测试方法，所述芯片具有用于接收差分时钟信号的正输入端和负输入端，所述芯片的正输入端连接于时钟源的正输出端，所述芯片的负输入端连接于所述时钟源的负输出端，其特征在于，包括：在所述芯片的正输入端和负输入端之间连接电阻；对所述芯片进行测试。具体地，在所述对所述芯片进行测试之前，还包括：在所述芯片的正输入端和负输入端之间连接电容，使所述电容与所述电阻并联。另一方面，提供一种针对差分时钟信号的芯片可靠性测试方法，所述芯片具有用于接收差分时钟信号的正输入端和负输入端，所述芯片的正输入端连接于时钟源的正输出端，所述芯片的负输入端连接于所述时钟源的负输出端，其特征在于，包括：断开所述芯片的正输入端与所述时钟源的正输出端之间的连接，并在所述芯片的正输入端与所述时钟源的正输出端之间连接第一电阻；和/或，断开所述芯片的负输入端与所述时钟源的负输出端之间的连接，并在所述芯片的负输入端与所述时钟源的负输出端之间连接第二电阻；对所述芯片进行测试。具体地，所述芯片的正输入端连接于时钟源的正输出端具体为：所述芯片的正输入端通过第三电阻连接于时钟源的正输出端，所述第一电阻的阻值大于所述第三电阻的阻值；所述芯片的负输入端连接于所述时钟源的负输出端具体为：所述芯片的负输入端通过第四电阻连接于所述时钟源的负输出端，所述第二电阻的阻值大于所述第四电阻的阻值。另一方面，提供一种针对差分时钟信号的芯片可靠性测试系统，包括时钟源、芯片和测试装置，所述芯片具有用于接收差分时钟信号的正输入端和负输入端，所述芯片的正输入端连接于所述时钟源的正输出端，所述芯片的负输入端连接于所述时钟源的负输出端，所述测试装置连接于所述芯片的输出端，还包括：测试工装，所述测试工装包括第一触点、第二触点、电阻和电容，所述电阻的两端分别连接于所述第一触点和第二触点，所述电容与所述电阻并联，所述第一触点连接于所述芯片的正输入端，所述第二触点连接于所述芯片的负输入端。具体地，所述第一触点和第二触点为具有弹性的导体。具体地，所述测试工装为印刷电路板。另一方面，提供一种针对差分时钟信号的芯片可靠性测试系统，包括时钟源、芯片和测试装置，所述芯片具有用于接收差分时钟信号的正输入端和负输入端，所述芯片的正输入端连接于所述时钟源的正输出端，所述芯片的负输入端连接于所述时钟源的负输出端，所述测试装置连接于所述芯片的输出端，所述芯片的正输入端通过第一测试工装连接于所述时钟源的正输出端，所述第一测试工装包括第一触点、第二触点、第一电阻和第一电容，所述第一电阻的两端分别连接于所述第一触点和第二触点，所述第一电容与所述第一电阻并联，所述第一触点连接于所述芯片的正输入端，所述第二触点连接于所述时钟源的正输出端；和/或，所述芯片的负输入端通过第二测试工装连接于所述时钟源的负输出端，所述第二测试工装包括第三触点、第四触点、第二电阻和第二电容，所述第二电阻的两端分别连接于所述第三触点和第四触点，所述第二电容与所述第二电阻并联，所述第三触点连接于所述芯片的负输入端，所述第四触点连接于所述时钟源的负输出端。具体地，所述第一触点和第二触点为具有弹性的导体，和/或所述第三触点和第四触点为具有弹性的导体。具体地，所述第一测试工装和/或所述第二测试工装为印刷电路板。本专利技术提供的针对差分时钟信号的芯片可靠性测试方法和系统，通过在芯片的正负两个输入端之间连接电阻来降低输入至芯片的差分时钟信号的幅值；或者通过在时钟源的输出端与芯片的输入端之间串联电阻，使得差分时钟信号的上升沿和下降沿变缓，从而增大了输入至芯片的差分时钟信号的抖动。通过拉偏原始的差分时钟信号，能够方便有效的验证芯片的稳定性和健壮性。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例一或二中进行芯片可靠性测试之前芯片与时钟源的结构示意图；图2为本专利技术实施例一中一种针对差分时钟信号的芯片可靠性测试方法流程图；图3为图2中针对差分时钟信号的芯片可靠性测试方法中芯片与时钟源的结构示意图；图4为本专利技术实施例一中另一种针对差分时钟信号的芯片可靠性测试方法流程图；图5为图4中针对差分时钟信号的芯片可靠性测试方法中芯片与时钟源的结构示意图；图6为本专利技术实施例二中一种针对差分时钟信号的芯片可靠性测试方法流程图；图7为图6中针对差分时钟信号的芯片可靠性测试方法中芯片与时钟源的一种结构示意图；图8为图6中针对差分时钟信号的芯片可靠性测试方法中芯片与时钟源的另一种结构示意图；图9本专利技术实施例三中一种针对差分时钟信号的芯片可靠性测试系统的结构示意图；图10本专利技术实施例四中一种针对差分时钟信号的芯片可靠性测试系统的结构示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。实施例一本专利技术实施例提供一种针对差分时钟信号的芯片可靠性测试方法，如图1所示，该芯片1具有用于接收差分时钟信号的正输入端Vin1和负输入端Vin2，芯片1的正输入端Vin1连接于时钟源2的正输出端Vout1，芯片1的负输入端Vin2连接于时钟源2的负输出端Vout2，如图2和图3所示，该针对差分时钟信号的芯片可靠性测试方法包括：步骤101、在芯片1的正输入端Vin1和负输入端Vin2之间连接电阻R；具体地，电阻R可以是可变电阻或者固定阻值的电阻，时钟源2用于为芯片1提供差分时钟信号，在芯片1的正负两个输入端之间连接电阻R即使电阻R与芯片1并联，从而降低了输入至芯片1的差分时钟信号的幅值。步骤102、对芯片1进行测试。降低输入至芯片1的差分时钟信号的幅值后对芯片1进行测试可以有效的验证芯片的稳定性和健壮性，即对芯片进行可靠性测试。本实施例中的针对差分时钟信号的芯片可靠性测试方法，通过在芯片的正负两个输入端之间连接电阻来降低输入至芯片的差分时钟信号的幅值，通过拉偏原始的差分时钟信号，从而能够方便有效的验证芯片的稳定性和健壮性。并且通过理论计算和示波器测试，可以通过调整电阻阻值来定量的降低本文档来自技高网...

【技术保护点】
一种针对差分时钟信号的芯片可靠性测试方法，所述芯片具有用于接收差分时钟信号的正输入端和负输入端，所述芯片的正输入端连接于时钟源的正输出端，所述芯片的负输入端连接于所述时钟源的负输出端，其特征在于，包括：在所述芯片的正输入端和负输入端之间连接电阻；对所述芯片进行测试。

【技术特征摘要】
1.一种针对差分时钟信号的芯片可靠性测试方法，所述芯片具有用于接收差分时钟信号的正输入端和负输入端，所述芯片的正输入端连接于时钟源的正输出端，所述芯片的负输入端连接于所述时钟源的负输出端，其特征在于，包括：在所述芯片的正输入端和负输入端之间连接电阻；对所述芯片进行测试。2.根据权利要求1所述的针对差分时钟信号的芯片可靠性测试方法，其特征在于，在所述对所述芯片进行测试之前，还包括：在所述芯片的正输入端和负输入端之间连接电容，使所述电容与所述电阻并联。3.一种针对差分时钟信号的芯片可靠性测试方法，所述芯片具有用于接收差分时钟信号的正输入端和负输入端，所述芯片的正输入端连接于时钟源的正输出端，所述芯片的负输入端连接于所述时钟源的负输出端，其特征在于，包括：断开所述芯片的正输入端与所述时钟源的正输出端之间的连接，并在所述芯片的正输入端与所述时钟源的正输出端之间连接第一电阻；和/或，断开所述芯片的负输入端与所述时钟源的负输出端之间的连接，并在所述芯片的负输入端与所述时钟源的负输出端之间连接第二电阻；对所述芯片进行测试。4.根据权利要求3所述的针对差分时钟信号的芯片可靠性测试方法，其特征在于，所述芯片的正输入端连接于时钟源的正输出端具体为：所述芯片的正输入端通过第三电阻连接于时钟源的正输出端，所述第一电阻的阻值大于所述第三电阻的阻值；所述芯片的负输入端连接于所述时钟源的负输出端具体为：所述芯片的负输入端通过第四电阻连接于所述时钟源的负输出端，所述第二电阻的阻值大于所述第四电阻的阻值。5.一种针对差分时钟信号的芯片可靠性测试系统，包括时钟源、芯片和测试装置，所述芯片具有用于接收差分时钟信号的正输入端和负输入端，所述芯片的正输入端连接于所述时钟源的正输出端，所述芯片的负输入端连接于所述时钟源的负输出端，所述测试装置连接于所述芯片的输出端，其特征在于，还包...

【专利技术属性】
技术研发人员：洪献珍，王鑫，欧阳本铖，
申请(专利权)人：迈普通信技术股份有限公司，
类型：发明
国别省市：四川;51