三维封装结构及其制造方法技术

本发明专利技术涉及一种三维封装结构及其制造方法。该三维封装结构包括第一半导体装置和第二半导体装置，第一半导体装置包括位于底层的第一衬底和位于中间的第一器件层，以及位于顶层的第一键合层，第一键合层包括一个或多个第一焊垫、一个或多个与第一器件层中的器件电连接的第一外接焊垫；第二半导体装置包括位于底层的第二衬底和位于中间的第二器件层，以及位于顶层的第二键合层，第二键合层包括一个或多个第二焊垫，第二键合层与第一键合层键合连接；以及使第一外接焊垫暴露的通孔，通孔的四周填充有介电质，通孔的中间填充有与第一外接焊垫电连接的金属。本发明专利技术将第一半导体装置和第二半导体装置通过键合封装，使得三维封装结构的封装体积小。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及一种。该三维封装结构包括第一半导体装置和第二半导体装置，第一半导体装置包括位于底层的第一衬底和位于中间的第一器件层，以及位于顶层的第一键合层，第一键合层包括一个或多个第一焊垫、一个或多个与第一器件层中的器件电连接的第一外接焊垫；第二半导体装置包括位于底层的第二衬底和位于中间的第二器件层，以及位于顶层的第二键合层，第二键合层包括一个或多个第二焊垫，第二键合层与第一键合层键合连接；以及使第一外接焊垫暴露的通孔，通孔的四周填充有介电质，通孔的中间填充有与第一外接焊垫电连接的金属。本专利技术将第一半导体装置和第二半导体装置通过键合封装，使得三维封装结构的封装体积小。【专利说明】
本专利技术涉及半导体制造领域，特别涉及一种。
技术介绍
在当前的集成电路产品中，一个产品内往往包括了各种功能不同的系统级芯片和存储芯片，由于各个功能不同的芯片大多是分别独立封装的，这样形成的结构会占据的较大的空间体积，这将极大的限制了集成电路芯片在手机等小体积移动设备中的应用。同时多种芯片之间需要额外的电路实现互连，一定程度上增加了设计与工艺的复杂性，同时可能导致功耗的增加。随着人们对电子产品的要求向小型化、多功能化发展，封装也向着高密度、高集成化的方向发展，集成电路产品也从二维向三维发展。而三维封装正是满足这几个方面要求的一个具有前景的途径，其具有减小封装体积和增加电路可靠性的优点，从而实现一个系统或者某个功能在三维结构上的集成。因而，开发新的封装工艺，将不同功能的芯片实现整体封装，以减小芯片封装的总尺寸就变的很有意义，也是目前急需解决的技术问题。【专利
技术实现思路
】本专利技术要解决的技术问题就是提供一种，这种封装结构能够将CMOS集成电路工艺兼容起来，解决了现有的不同功能半导体装置单独封装后的封装尺寸大的问题。为了解决上述技术问题，本专利技术所利用的技术方案是提供一种三维封装结构，包括:第一半导体装置，所述第一半导体装置包括位于底层的第一衬底和位于中间的第一器件层，以及位于顶层的第一键合层，所述第一键合层包括一个或多个第一焊垫，所述第一键合层还包括一个或多个与所述第一器件层中的器件电连接的第一外接焊垫；第二半导体装置，所述第二半导体装置包括位于底层的第二衬底和位于中间的第二器件层，以及位于顶层的第二键合层，所述第二键合层包括一个或多个第二焊垫，所述第二键合层与所述第一键合层键合连接，且所述第一焊垫与第二焊垫键和连接；以及使所述第一外接焊垫暴露的通孔，所述通孔的四周填充有介电质，所述通孔的中间填充有与所述第一外接焊垫电连接的金属。采用将两个不同功能的半导体装置之间键合的结构，可以有效的减少封装体积，同时减少了不同功能的半导体装置之间所需的输入输出控制电路和静电防护电路，降低了设计和工艺的复杂性。优选的，第一半导体装置的厚度为2um-200um，更优选的，第一半导体装置的厚度为 20um-50um。优选的，第二半导体装置的厚度为2um-200um，更优选的，第一半导体装置的厚度为20um-50um。减薄后的芯片可提高热发散效率、机械性能、电性能、减小半导体装置的封装体积，减轻了划片的加工难度和工作量。优选的，通孔贯穿第一衬底和第一器件层，或贯穿第二半导体装置。优选的，第一半导体装置包括一个或多个系统级芯片。优选的，第二半导体装置包括一个或多个存储器芯片。在一个优选的实施例中，通孔的尺寸为2um_200um，通孔可以是圆柱形，也可以是圆台形，所形成的圆台在衬底表面的尺寸大于位于器件层中的尺寸，这样有助于金属的填充，使得金属在通孔中填充的更加充实，得到很好的电性能和机械性能。优选的，第二键合层还包括一个或多个与所述第二器件层中的器件电连接的第二外接焊垫；所述三维封装结构还包括使所述第二外接焊垫暴露的通孔，所述通孔的四周填充有介电质，所述通孔的中间填充有与所述第二外接焊垫电连接的金属。第二键合层中的第二外接焊垫可以用作测试焊垫，通过外接电路检测键合后芯片的缺陷和电性能。与第二外接焊垫相接触的通孔可以贯穿第二衬底和第二器件层，也可以贯穿第一半导体装置。这样更加方便实现三维封装结构中的电连接，针对不同的半导体装置，可以增加衬底的利用率、减少设计上的复杂性。本专利技术还提供一种三维封装结构的制造方法，包括下列步骤:形成第一半导体装置，所述第一半导体装置包括位于底层的第一衬底和位于中间的第一器件层，以及位于顶层的第一键合层，所述第一键合层包括一个或多个第一焊垫，所述第一键合层还包括一个或多个与所述第一器件层的器件电连接的第一外接焊垫；形成第二半导体装置，所述第二半导体装置包括位于底层的第二衬底和位于中间的第二器件层，以及位于顶层的第二键合层，所述第二键合层包括一个或多个第二焊垫；将第一半导体装置的第一键合层和第二半导体装置的第二键合层键合连接，所述第一焊垫与第二焊垫键和连接；形成使所述第一外接焊垫暴露的通孔；在所述通孔中沉积介电质层；在所述介电质层中形成与所述第一外接焊垫相接触的凹槽，使得所述第一外接焊垫暴露出来；在所述凹槽中沉积金属，使得所述金属与所述第一外接焊垫形成电连接。通过上述的工艺方法，能够有效的减少工艺步骤，直接的的实现不同功能的半导体装置之间的电连接和机械连接，同时能够减少不同半导体装置之间封装的体积。优选的，通孔贯穿所述第一衬底和第一器件层，在形成使所述第一外接焊垫暴露的通孔之前，将键合连接的第一半导体装置中的第一衬底进行减薄。减薄工艺可以是化学机械抛光，也可以是等离子体刻蚀或化学刻蚀，还可以是化学机械抛光、等离子体刻蚀或化学刻蚀的组合工艺。优选的，通孔贯穿第二半导体装置，在形成使所述第一外接焊垫暴露的通孔之前，将键合连接的第二半导体装置中的第二衬底进行减薄。对第二衬底进行减薄后，可以更加容易的实现通孔的制备，同时可以减少通孔的深度，这样有利于后续的介电质层和金属的填充。优选的，第一半导体装置包括一个或多个系统级芯片，第二半导体装置包括一个或多个存储器芯片。优选的，第二键合层还包括一个或多个与所述第二器件层的器件电连接的第二外接焊垫；形成使所述第二外接焊垫暴露的通孔；在所述通孔中沉积介电质层；在所述介电质层中形成与所述第二外接焊垫相接触的凹槽，使得所述第二外接焊垫暴露出来；在所述凹槽中沉积金属，使得所述金属与所述第二外接焊垫形成电连接。其中通孔可以是贯穿第二衬底和第二器件层，也可以是贯穿第一半导体装置。第二外接焊垫可以作为一些扩展功能的焊垫，通过通孔中的金属实现第二外接焊垫中的电连接和机械连接，有利于将来在存储器芯片中连接一些扩展功能的电路。总之，使用本专利技术的三维封装结构和制造方法，可以有效的减小封装体积，无需系统级芯片和存储器芯片之间的输入输出控制电路和静电防护电路，降低了设计与工艺的复杂性。同时系统级芯片和存储器芯片的背面减薄有利于三维封装结构热量的散发，并降低了硅通孔的制作工艺。【专利附图】【附图说明】图1是本专利技术三维封装结构的制造方法的流程示意图。图2至图8是本专利技术第一个实施例的三维封装结构的制造方法的结构示意图。图9是本专利技术第二个实施例的三维封装结构的示意图。【具体实施方式】以下配合附图及本专利技术的实施例，进一步阐述本专利技术为了达到目的所采取的技术方案。本专利技术所利用的技术方案是提供一种三维封装结构，包括第一本文档来自技高网...

【技术保护点】
一种三维封装结构，其特征在于，包括：第一半导体装置，所述第一半导体装置包括位于底层的第一衬底和位于中间的第一器件层，以及位于顶层的第一键合层，所述第一键合层包括一个或多个第一焊垫，所述第一键合层还包括一个或多个与所述第一器件层中的器件电连接的第一外接焊垫；第二半导体装置，所述第二半导体装置包括位于底层的第二衬底和位于中间的第二器件层，以及位于顶层的第二键合层，所述第二键合层包括一个或多个第二焊垫，所述第二键合层与所述第一键合层键合连接，且所述第一焊垫与第二焊垫键和连接；以及使所述第一外接焊垫暴露的通孔，所述通孔的四周填充有介电质，所述通孔的中间填充有与所述第一外接焊垫电连接的金属。

【技术特征摘要】

【专利技术属性】
技术研发人员：赵立新，
申请(专利权)人：格科微电子上海有限公司，
类型：发明
国别省市：上海;31