CMOS管的形成方法技术

一种CMOS管的形成方法，包括：提供半导体衬底，所述半导体衬底表面包括第一区域和与之相邻的第二区域，且所述第一区域形成有第一栅极结构，所述第二区域形成有第二栅极结构；在所述第一栅极结构和第二栅极结构两侧的半导体衬底表面形成第一应力层；形成阻挡层，所述阻挡层覆盖所述第二区域的第一应力层和第二栅极结构，但暴露出第一区域的第一栅极结构和第一应力层；以所述阻挡层为掩膜，去除第一区域的第一应力层，并刻蚀半导体衬底，形成沟槽；在所述沟槽内形成第二应力层。本发明专利技术实施例的形成方法工艺简单，工艺步骤少，且形成的CMOS管的各沟道区的应力大，载流子迁移率高。

【技术实现步骤摘要】
【专利摘要】一种CMOS管的形成方法，包括：提供半导体衬底，所述半导体衬底表面包括第一区域和与之相邻的第二区域，且所述第一区域形成有第一栅极结构，所述第二区域形成有第二栅极结构；在所述第一栅极结构和第二栅极结构两侧的半导体衬底表面形成第一应力层；形成阻挡层，所述阻挡层覆盖所述第二区域的第一应力层和第二栅极结构，但暴露出第一区域的第一栅极结构和第一应力层；以所述阻挡层为掩膜，去除第一区域的第一应力层，并刻蚀半导体衬底，形成沟槽；在所述沟槽内形成第二应力层。本专利技术实施例的形成方法工艺简单，工艺步骤少，且形成的CMOS管的各沟道区的应力大，载流子迁移率高。【专利说明】CMOS管的形成方法
本专利技术涉及半导体制造
，尤其涉及CMOS管的形成方法。
技术介绍
随着半导体制造技术的飞速发展,互补金属氧化物半导体(Complementary MetalOxide Semiconductor，简称CMOS)晶体管的栅极变得越来越细且长度变得比以往更短。为了获得更好的电学性能，通常需要通过控制载流子迁移率来提高半导体器件性能，具体可通过控制晶体管沟道区中应力来控制载流子的迁移率。应变记忆技术(Stress Memorizaiton Technique,简称SMT)和嵌入式错娃(Embedded SiGe)技术是现有的提高晶体管载流子迁移率常采用的两种技术。其中，嵌入式锗硅技术是在需要形成扩散区的区域先形成应力层，然后再进行掺杂形成晶体管的源极和漏极，通过使沟道区的硅晶格排布发生改变，产生应力，从而提高沟道区中载流子的迁移率，使得晶体管的性能得到改善。现有技术在形成CMOS晶体管时，包括以下步骤:请参考图1，提供半导体衬底100，所述半导体衬底100包括与NMOS区域I和与PMOS区域II，所述NMOS区域I和与PMOS区域II通过浅沟槽隔离结构102隔离，且所述NMOS区域I表面形成有第一栅极结构101，所述PMOS区域II衬底表面形成第二栅极结构103。请参考图2，形成覆盖所述PMOS区域II的第一光刻胶层105。请参考图3，以所述第一光刻胶层105为掩膜，在NMOS区域I的半导体衬底100内形成碳化硅层107，所述碳化硅层107内掺杂有离子，用作形成NMOS管的源区和漏区。请参考图4，在形成碳化硅层107后，去除第一光刻胶层105 (如图3所示)；并形成覆盖所述NMOS区域I的第二光刻胶层109。请参考图5，以所述第二光刻胶层109为掩膜刻蚀PMOS区域的半导体衬底100，形成沟槽(未标示);形成位于所述沟槽内的锗硅层111，之后再去除所述第二光刻胶层109(如图4所示)。现有技术的CMOS管的形成方法，虽然增加了 CMOS沟道区的载流子迁移率，CMOS管的性能有所提高，但其工艺复杂，不利于节省工艺步骤。 更多关于CMOS管的形成方法，请参考【专利技术者】洪中山 申请人:中芯国际集成电路制造(上海)有限公司本文档来自技高网...

【技术保护点】
一种CMOS管的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底表面包括第一区域和与之相邻的第二区域，且所述第一区域形成有第一栅极结构，所述第二区域形成有第二栅极结构；在所述第一栅极结构和第二栅极结构两侧的半导体衬底表面形成第一应力层；形成阻挡层，所述阻挡层覆盖所述第二区域的第一应力层和第二栅极结构，但暴露出第一区域的第一栅极结构和第一应力层；以所述阻挡层为掩膜，去除第一区域的第一应力层，并刻蚀半导体衬底，形成沟槽；在所述沟槽内形成第二应力层。

【技术特征摘要】

【专利技术属性】
技术研发人员：洪中山，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31